JPH03152797A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路に係わり、特に外部より入力さ
れる信号を用いて動作するものに関する。

（従来の技術） 従来の半導体集積回路として半導体記憶装置を例にとり
、第７図を用いて説明する。メモリセルがマトリ・クス
状にメモリセルアレイ１０１に配列されている。ロウア
ドレス信号ＡＯ〜Ａｎがロウアドレスバッファ回路１０
２により増幅、波形整形された後、ロウデコーダ回路１
０３に入力されてワード線が選択される。同様にカラム
アドレス信号ＢＯ〜Ｂｎがカラムアドレスバッファ回路
１０４を介してカラムデコーダ回路１０５に入力されて
ビット線が選択され、一つのメモリセルが選択される。

また、チップを待機あるいは動作状態に切り替えるチッ
プイネーブル信号（τｉ倍信号が、ττバッファ回路１
０６に入力された後、各内部回路へＣＥＩ信号として送
られる。このＣＥＩ信号がハイレベルの時チップは待機
状態となり、ロウレベルの時動作状態となる。そして選
択された一つのメモリセルから、ｔピ憶されているデー
タがカラムデコーダ回路１０５を介して出力され、セン
スアンプ回路１０７により検出増幅された後、出力バッ
ファ回路１０ｇよりチップの外部へ出力される。ところ
が半導体記憶装置では、一般にチップ外部に位置した例
えば１００９Ｆの大容量の負荷を駆動させなければなら
ない。このため、出力バッファ回路１０８では、このよ
うな負荷容量を駆動できるように出力バッフ７回路１０
８における出力段のトランジスタの電流駆動能力を極め
て大きく設定している。

第８図に、一般的な出力バッファ回路１０８の構成を示
す。先ずメモリセルアレイ１０１から読み出されたデー
タ０本が、センスアンプ回路１０７より入力端子５１に
与えられる。この出力バッファ回路１０８が動作状態に
あるのは、信号ＯＤＩがロウレベル、信号ＯＤ２がハイ
レベルにあるときである。これにより、信号ＯＤ１がゲ
ート端子に与えられるＰチャネルＭＯ５）ランジスタ（
以下、Ｐトランジスタと称する）５２がオン、Ｎチャネ
ルＭＯＳ）ランジスタ（以下、Ｎトランジスタと称する
）５３がオフする。これにより、端子５１に入力された
データＤ＊は、Ｐ）ランジスタ５４とＮトランジスタ５
５から成るＣＭＯＳ型インバータと、Ｐトランジスタ５
６とＮトランジスタ５７から成るＣＭＯ３＄！インバー
タとを順に介して出力段のＰトランジスタ５８のゲート
端子に入力される。

他方、信号ＯＤ２で制御されるＮトランジスタ５９がオ
ン、Ｐトランジスタ６０がオフする。これにより、端子
５１に入力されたデータ０本は、Ｐトランジスタ６１と
Ｎトランジスタ６２から成るＣＭＯＳ型インバータと、
Ｐトランジスタ６３とＮトランジスタ６４から成るＣＭ
ＯＳ型インバータとを順に介して出力段のＮトランジス
タ６５のゲート端子に入力される。

出力段のＰトランジスタ５８のソース端子は正極性の電
源電圧ＶＤＤ端子に接続され、Ｎトランジスタ６５のソ
ース端子はアース電圧ｖＳＳ端子に接続されており、ド
レイン端子は共に出力端子６６に接続されている。

このような構成を有した回路では、端子５１に入力され
るデータＤ＊のレベルに応じて、出力段のトランジスタ
５８又は６５のうちのいずれか一方がオンする。トラン
ジスタ５８がオンした場合には、このトランジスタ５８
を介して出力端子６６に接続されている負荷容量６７が
電源電圧ＶＤＤにより充電される。トランジスタ６５が
オンした場合には、このトランジスタ６５を介して負荷
容量６７に充電された電荷が電源電圧ｖＳＳに放電され
る。これにより、出力端子６６の電位が、メモリセルの
データに対応して変化することになる。ここで、負荷容
量６７を大きな電流で充放電して出力端子６６から出力
すべきデータＤｏｕＬの立ち上がり及び立ち下がりを急
峻にすべく、トランジスタ５８及び６５のコンダクタン
スが大きくなるように素子寸法の大きいものが用いられ
る。

一般にこのような半導体集積回路をシステムに組み込む
場合には、この第８図に表されたように、電源電圧ＶＤ
Ｄ及びアース電圧ｖＳＳを電源装置７０から配線を介し
て供給する。このためこの配線に大電流が流れると、配
線中に存在するインダクタンスしく７１及び７２）が作
用して半導体集積回路中のそれぞれの電圧ＶＤＤ及びｖ
ｓｓに大きな変動が生じる。ここで、このインダクタン
スＬと電流の時間的変化の割合ｄｉ／ｄｔとによって配
線中に生じる゛電位変化△Ｖは、以下のようである。

ΔＶ−Ｌ　・（ｄ　ｉ／ｄ　ｔ）　　　−（１）次に、
出力バッフ７回路１０８における各部分における電圧、
電流の波杉を第９図に示す。ここで、ａは第８図におけ
る出力段のＰトランジスタ５８のゲート電圧を表し、ｂ
はＮトランジスタ６５のゲート電圧、Ｉｓはトランジス
タ５８のドレイン電流、さらにＩｔはトランジスタ６５
のドレイン電流を表すものとする。データＤ＊がロウレ
ベルからハイレベルに嚢化しく時点ｔ１）、さらにハイ
レベルからロウレベルへ変化する（時点ｔ２）と、トラ
ンジスタ５８及び６５の各々のゲート電圧ａ％ｂが共に
同様に変化してスイッチング動作を行う。これにより、
トランジスタ５８のドレイン電流！Ｓ及びトランジスタ
６５のドレイン電流Ｉｔがそれぞれ時点ｔ２、ｔｌにお
いて流れ、上述したような電位の変動が時点ｔ２におい
て電圧ＶＤＤに生じ、時点ｔ１において電圧ｖＳＳに生
じる。

ところでこのような電源変動によってもたらされる誤動
作は、第７図におけるロウアドレスバッファ回路１０２
及びカラムアドレスバッファ回路１０４において発生す
る。この回路の構成を第１０図に示°す。このような回
路において、電源電位の変動は、データを外部に出力す
るこの集積回路の内部で生じている。入力端子８１から
入力されるアドレスデータは、他の集積回路から供給さ
れているため、この集積回路内部の電圧ＶＤＤ及びｖＳ
Ｓに変動が生じても、他の集積回路のＶ　ＤＤ。

ｖＳＳは変動しないため、他の集積回路から入力される
データの電位レベルには変化が生じない。これが誤動作
を招く原因となる。例えば、入力データとしてロウレベ
ルの信号が入力端子８１に供給さ−れている場合に、節
点Ｎ１を経てＰトランジスタＴ２及びＮトランジスタＴ
３のゲートに入力され、ＰトランジスタＴ２はオン状態
に、ＮトランジスタＴ３はオフ状態になる。またＰトラ
ンジスタＴ１のゲートには、ロウレベルのＣＥＩ信号が
入力されてオン状態となっており、逆にＮトランジスタ
Ｔ４はＣＥＩ信号によってオフ状態となっている。−こ
れにより、信号線Ｎ２の電位はトランジスタＴ１及びＴ
２を介して電源電圧ＶＤＤによって充電され、ハイレベ
ルになる。そしてこの信号線Ｎ１にゲートを接続された
ＰトランジスタＴ５とＮトランジスタＴ６により構成さ
れたインバータから出力された信号が、以降アドレスバ
ッファ回路８２を介してチップ内部の各回路へ伝達され
ていく。

ここで電源電位ｖＳＳの電位が負の方向に変化すると、
この電位ＶＳＳを基準電位とするこの回路において、入
力データのロウレベルの電位と、変化した基準電位ｖＳ
Ｓとの電位差が大きくなり、相対的にロウレベルの電位
が上昇したのと同様な効果を生んでハイレベルであると
判断し、誤動作を招くことになる。

（発明が解決しようとする課題） このように従来の半導体集積回路では、出力バッファ回
路からデータが出力される場合に、電源変動が生じて他
の集積回路から信号を受は取るアドレスバッファ回路等
の回路において、誤動作を招くという開局があった。そ
してこのような誤動作は、動作速度を高速化する程より
短時間で負旬容量の充放電を行う必要があるため、より
起き昂くなる。

本発明は上記事情に鑑みてなされたもので、電源変動が
生じた場合にも誤動作の発生を有効に防止し、動作速度
の高速化にも対応ｎ１能な半導体集積回路を提供するこ
とを目的とする。

（課題を解決するための手段） 本発明は外部から入力されたｌｊ号を用いて動作する半
導体集積回路であって、電源変動が生じた場合にこれを
検出する電源変動検出回路と、この電源変動検出回路が
ｔＩＳ源変動を検出した場合に、この電源変動が生じて
いる開信号の入力を停止し、その間この信号を伝達する
信号線の電位を電源変動によってもたらされる電源電圧
の変動と同様に変化させて信号線と電ね電圧との相対的
な電位差を一定に保つ電位変化部とを備えたことを特徴
としている。

ここで電源変動検出回路は、電源端子と、この電源端子
と容量結合を有する第１のノードと、この第１のノード
を所定の電位に設定する電位設定手段と、第１のノード
に接続され電源変動が生じた場合にこの第１のノードの
電位が容量結合によって変化することから電源変動が生
じたことを検出し信号を発生する信号発生手段とを備え
ていてもよい。

またこの電源変動検出回路は、他の電源端子にソースが
接続され、ドレインとゲートとが第１のノードに共通接
続されたＰチャネルトランジスタを有していてもよい。

さらに電源変動検出回路はその信号発生手段に、他の電
源端子にソースが接続され、ゲートが第１のノードに接
続され、ドレインから信号を出力するＰチャネルトラン
ジスタを有していてもよい。

あるいは電源変動検出回路はその電位設定手段に、第１
のノードにドレインが接続され、ゲートとソースが電源
に共通接続されたＮチャネルトランジスタを有し、信号
発生手段に、信号をドレインに入力されゲートとソース
とが電源に共通接続されたＮチャネルトランジスタを６
するものであってもよい。

また電源変動検出回路と電源変動検出回路が電源変動を
検出した場合に、その時点における信号を保持する信号
保持回路と、電源変動が生じている間外部からの信号の
入力を停止し、代わりにその間信号保持凹路により保持
されている信号を内部に伝達させる入力切替え部とを備
えたものであってもよい。

（作　用） 電源変動が生じると電源変動検出回路がこれを検出し、
さらにこの変動が生じている間、電位変化部が外部から
の信号の入力を停止し、信号線の電位を電源変動によっ
てもたらされる電位の変動と同様に変化させるため、信
号線と電源電圧との相対的な電位差が一定に保たれて誤
動作の発生が防止される。

ここで電源変動検出回路は、電源端子と、この電源端子
と容量結合を有する第１のノードと、この第１０ノード
を所定の電位に設定する電位設定手段と、第１のノード
に接続されこの第１のノードの電位の変化により電源変
動を検出して信号を発生する信号発生手段とを備えてい
る場合には、電源変動が生じると容量結合により第１の
ノードの電位が変化し、この電位に基づいて信号発生手
段より電源変動が生じたことを示す信号が発生される。

電源変動検出回路が、他の電源端子にソースが接続され
、ドレインとゲートとが第１のノードに共通接続された
Ｐチャネルトランジスタを白°する場合には、第１のノ
ードの電位は、通常時にこのＰチャネルトランジスタを
介して電源により充電された状態にあり、電源変動が生
じた場合にはその変動に応じた電流が第１のノードに供
給されてこの電位が安定化される。

電源変動検出回路がその信号発生ｆ・段に、他の電源端
子にソースが接続され、ゲートがｍｌのノードに接続さ
れ、ドレインから信号を出力するＰチャネルトランジス
タを有する場合には、電源変動により例えば第１のノー
ドの電位が負の方向に変化すると、このＰチャネルトラ
ンジスタはオフからオン状態へ切り換わり、電源変動が
生じたことを検知して信号を出力し以降の回路へ通知す
る。

電源変動検出回路がその電位設定手段に、第１のノード
にドレインが接続され、ゲートとソースが電源に共通接
続されたＮチャネルトランジスタを有し、その信号発生
手段に、信号をドレインに入力され、ゲートとソースと
が電源に共通接続されたＮチャネルトランジスタを有す
る場合には、電位設定手段のＮチャネルトランジスタは
ゲートとソースが共通接続されているため、通常は定電
流特性を示して第１のノードの電位は一定に保たれてお
り、電源変動が生じて第１のノードの電位が例えば負の
方向に変化すると、オフ状態になって第１のノードの電
位を安定化させる。一方の信号発生手段のＮチャネルト
ランジスタは、ゲートとソースが共通接続されているた
め通常は定電流特性を示しており、電源変動が生じると
オフ状態となって、電源変動が生じたことを知らせる信
号電位を安定化させ、確実に以降の回路へ通知する。

また、電位変化部の代わりに信号保持回路と入力切替え
部を備えている場合には、電源変動が検出された後、入
力切替え部が外部からの信号の入力を停止し、代わりに
信号保持回路に保持されている未だ電源変動の影響を受
けず正規のレベルが維持されている信号を内部に伝達さ
せるため、やはり誤動作の発生が防止される。

（実施例） 以下本発明の一実施例による半導体集積回路について、
半導体記憶装置を例にとり図面を参照して説明する。第
１図に本装置の構成を示す。従来の場合と比較し、電源
変動が生じたことを検出し、ロウアドレスバッファ回路
２０２、カラムアドレスバッファ回路２０４に通知する
電源変動検出回路１０９が新たに付加され、またロウア
ドレスバッファ回路２０２及びカラムアドレスバッファ
回路２０４がそのことを通知された場合に、変動が生じ
ている量大力信号の入力を一時停止し、信号線の電位を
電源電圧と同様な変化をさせる電位変化部を各々が備え
ていることが異なっている。

第２図は、電源変動検出回路１０９の構成を示したもの
である。この回路の接続関係について説明すると、ソー
ス端子に電源電圧ＶＤＤを接続されゲート端子に入力信
号ＣＥＩを接続されているＰトランジスタＴ１１のドレ
イン端子と、ソース端子に電源電圧ｖＳＳを接続されゲ
ート端子に入力信号ＣＥＩを接続されているＮトランジ
スタＴ１２のドレイン端子とが節点Ｎｉｌに接続されて
いる。

ソース端子を電源電圧ＶＤＤに接続されているＰトラン
ジスタＴ１３は、ゲート端子とドレイン端子とが共通接
続され、節点Ｎ１２に接続されている。

同様にドレイン端子を節点Ｎ１２に接続されているしき
い値が負のＮチャネル型Ｄタイプトランジスタ（以下、
ＮＤトランジスタと称する）Ｔ１４は、ゲート端子とソ
ース端子とが節点Ｎ１３において共通接続されている。

ＮトランジスタＴ１５は、ドレイン端子を節点Ｎ１３に
ゲート端子を節点Ｎｌｌにソース端子を電源電圧ｖＳＳ
に接続されている。容量Ｃ１は一端が節点Ｎ１２に接続
され、他端が電源電圧ｖＳＳに接続されている。

トランジスタＴ１６は、しきい値電圧がＯｖ付近に設置
されたＮ型トランジスタ（以ド、Ｎｌトランジスタと称
する）であって、ドレイン端子を電源電圧ＶＤＤにゲー
ト端子を節点Ｎｌｌに、さらにソース端子を節点Ｎ１４
に接続されている。ＰトランジスタＴ１７は、ソース端
子を節点Ｎ１４にゲート端子を節点Ｎ１２にさらにドレ
イン端子を節点Ｎ１５に接続されている。ＮＤ）ランジ
スタＴ１８はドレイン端子を節点Ｎ１５に、ゲート端子
及びソース端子を電源電圧■ＳＳに接続されている。電
源電圧ＶＤＤにソース端子を接続されたＰトランジスタ
Ｔ１９は、ゲート端子を節点Ｎ１’５に、ドレイン端子
を節点Ｎ１６に接続されている。

節点Ｎ１６にドレイン端子を接続されたＮｌ）ランジス
タＴ２０は、ゲート端子を節点Ｎ１５にソース端子を節
点Ｎ１７にそれぞれ接続されている。

また節点Ｎ１７にドレイン端子を接続されたＮトランジ
スタＴ２１は、ゲート端子を節点Ｎｌｌにソース端子を
電源電圧ｖＳＳに接続されている。電源電圧ＶＤＤをソ
ース端子に接続されたＰトランジスタＴ２２は、ゲート
端子を節点Ｎ１６にドレイン端子を節点Ｎ１８にそれぞ
れ接続されている。

Ｎトランジスタ７２Ｂは、ドレイン端子を節点Ｎ１８に
ゲート端子を節点Ｎ１６に、さらにソース端子を電源電
圧ｖＳＳに接続されている。ソース端子を電源電圧ＶＤ
Ｄに接続されたＰトランジスタＴ２４は、ゲート端子を
節点Ｎ１Ｈにドレイン端子を節点Ｎ１９に接続されてお
り、ドレイン端子を節点Ｎ１９に接続されたＮトランジ
スタＴ２５は、ゲート端子を節点Ｎ１８にソース端子を
電源電圧ｖＳＳに接続されている。このように、この電
源変動検出回路はＰトランジスタとＮトランジスタとで
構成されたＣＭＯ８型回路色回路ている。

さらに第３図に、電位変化部を備えたアドレスバッファ
回路の構成を示す。入力端子８１がＮトランジスタＴ１
００を介して節点Ｎ１００に接続され、容ｊｉｉｃ１０
の一端がこの節点Ｎ１００に他端が電源電圧ｖＳＳに接
続されている。またＰトランジスタＴｌＯ２及びＮトラ
ンジスタＴ１０３のゲート端子は共に節点Ｎ１００に接
続されて初段のゲートを構成し、このゲートの出力が与
えられる節点Ｎ１０１にＰトランジスタＴ１０５及びＮ
トランジスタＴ１０６のゲート端子が共通に接続されて
後段のゲートを構成している。

このような構成を有した電源変動検出回路（第２図）及
びアドレスバッファ回路（第３図）の動作について、そ
れぞれの回路内部の波形の食化を示した第４図及び第５
図を用いて説明する。電源変動検出回路において、節点
Ｎ１２に接合されている容量Ｃ１の一端が電源電圧■Ｓ
Ｓに接続されているため、電源電圧■ＳＳが第４図にお
ける時点ｔ３において負の方向に変化すると、節点Ｎ１
２の電位がコンデンサＣ１を介して負の方向に引かれる
。これにより、節点Ｎ１２をゲート入力としているＰト
ランジスタＴ１７がオンし節点Ｎ１５を充電する。ここ
で、ＰトランジスタＴ１７の導通抵抗を小さくしておく
ことにより、急速に充電することが可能である。そして
節点Ｎ１５が充電されてハイレベルになり、この信号線
Ｎ１５をゲート入力とするＰトランジスタＴ１９がオフ
状態にＮトランジスタＴ２０がオン状態になる。これに
より節点Ｎ１６の電位は、共に導通状態にあるＮ■トラ
ンジスタＴｌＯ０びＮトランジスタＴ２１を介して電源
電圧ｖＳＳへと放電されてロウレベルになる。このトラ
ンジスタＴ２０は、しきい値がほぼＯｖであるＮｌ）ラ
ンジスタを用いることによって、俊敏な反転が１１能と
なる。そして節点Ｎ１６をゲート入力とするＰトランジ
スタＴ２２とＮトランジスタＴ２３とで構成されたイン
バータの出力が反転し、節点Ｎ１８の電位はノ１イレベ
ルとなる。この節点Ｎ１８をゲート入力とするＰトラン
ジスタＴ２４及びＮトランジスタＴ２５で構成されたイ
ンバータの出力が反転し、節点Ｎ１９から出力される信
号ＮＲはロウレベルとなる。

このロウレベルの信号ＮＲが、アドレスバッファ回路の
ＮＥトランジスタＴｌＯ０に入力されるとオフし、入力
端子８１と節点Ｎ１００は電気的に切り離され節点Ｎ１
００へのアドレス信号の入力が停止されて内部へ伝達さ
れなくなる。ここで停止されている間、節点Ｎ１００に
は放電経路がないため、停止される前に入力されていた
信号の電位は保持される。さらに容ｆｆ１Ｃ１０によっ
て電源電圧ｖＳＳの負の方向への変動分だけ節点Ｎ１０
０の電位も引かれて変化する。この結果第５図に示され
るように、アドレス信号が入力される初段ゲートの点線
で示された節点Ｎ１００の電位と電源電圧ＶＳＳ（第４
図）との電位差が相対的に変わらなくなる。これにより
、後段のゲートの節点Ｎ１０１の電位が一点鎖線で示さ
れた従来の場合と異なり、実線で示された本実施例のよ
うに誤って反転することが防止されることになる。

次に、第４図の時点ｔ４において電源電圧ｖＳＳが正常
なグランドレベルに復帰する頃になると、容ｊｌｃ１が
充電されて節点Ｎ１２の電位も上昇し、Ｐトランジスタ
Ｔ１７がオフとなって節点Ｎ１’５の電位がＮＤ）ラン
ジスタＴ１８を介して放電することにより低下し、Ｐト
ランジスタＴＩＱがオンしＮ■トランジスタＴ２０がオ
フする。これにより節点Ｎ１６の電位はハイレベルとな
り、さらにトランジスタＴ２２及びトランジスタ７２３
から成るインバータ、さらにトランジス？Ｔ２４及びト
ランジスタＴ２５から成るインバータを介して節点Ｎ１
９からハイレベルの信号ＮＲが出力される。この結果、
ＮトランジスタＴ１００は１■ｆびオン状態となって、
節点Ｎ１００ヘアドレス信号が入力されるようになる。

このように本実施例によれば、グランド電源の電圧変動
を検出する電源変動検出回路を付加し、この変動が検出
された場合にアドレスバッファ回路への外部信号の入力
を停止し、信号線（節点Ｎ１００）の電位を同様に変化
させて電位差をなくす電位変化部を加えることによって
、アドレスバッファ回路で誤動作が発生するのが防止さ
れる。

これにより、誤動作に対しマージンの高い信頼性ある半
導体記憶装置が得られることになる。

上述した実施例は、−例であって本発明を限定するもの
ではない。次に、他の実施例について説明する。第６図
は電源変動検出回路の回路構成を示したも−ので、上述
した第２図のものと比較し、Ｎｌ）ランジスタＴ１６及
び節点Ｎ１４を削除し、ＰトランジスタＴ１７のソース
を電源電圧ＶＤＤに接続した点が異なっている。この場
合には、ＰトランジスタＴ１７のしきい値電圧をｖ　ｔ
ｈｐとした時、ジスタＴ１７はゲート端子に接続された
節点Ｎ１２１７）電位力ＶＤＤ−ｌ　Ｖｔｈｐ　　ｌよ
りも低くなったときオン状態となり、この電位はＰトラ
ンジスタＴ１７とＮＤトランジスタＴ１４の電流特性に
よって決定される。そして節点Ｎ１５の放電速度が適性
なものとなるように、ＰトランジスタＴ１７のサイズ長
を設定することにより、第８図に表されたような動作を
行うことができる。

また第３図に示されたアドレスバッファ回路では、トラ
ンジスタＴ１００としてエンノ１ンスメント型を用いて
いる。この場合には、信号ＮＲがロウレベルになると完
全にオフ状態となって、電源変動が生じた場合にアドレ
ス信号の入力を確実に停止することができ、誤動作防１
１・、効果が大きいという長所が得られる。しかし、電
源変動が生じていない正常動作中は節点Ｎ１００の電位
が、トランジスタＴ１００のしきい値分だけノ１イレベ
ルの状態から電位が降下する。このため、入力端子８１
に電Ｆ１．電圧ＶＤＤと同様なレベルの信号が入力され
たとしても、節点Ｎ１００の電位は下がることになる。

トランジスタＴ１００としてデブレ・ツション型トラン
ジスタを用いた場合には、このような電位の降下を防ぎ
、正常動作時におけるマージンを向上させることができ
る。そこで、正常動作時のマージンの向上、及び電源変
動発生時における誤動作の発生防止を共に達成するには
、しきい値電圧の低いエンハンスメント型トランジスタ
、あるいはしきい値電圧の高いデプレッション型トラン
ジスタを用いることが好ましい。

また第３図において、電位変化部として入力端子とアド
レスバッファ回路の初段のインバータ間における信号線
にＮＥ）ランジスタと容量を設けたが、この代わりにア
ドレスバッファ回路の出力にラッチ回路を設け、電源変
動が生じて信号ＮＲがロウレベルとなった時にアドレス
データをラッチし、正規のアドレス信号が内部に伝達さ
れるようにしてもよい。

上述の実施例では、電源電圧のうちいずれもグランド電
圧ｖＳＳを基準としているが、電圧ＶＤＤを基準とした
場合には、この電圧ＶＤＤが変動した場合にこれを検出
し誤動作の発生を防止する必要がある。この場合には、
第２図及び第３図における各トランジスタに接続された
電源を逆にし、ＮＤトランジスタＴ１４及びＴ１８のゲ
ート電極をソース側からドレイン側の節点に接続すれば
よい。

〔発明の効果〕

以上説明したように本発明の半導体集積回路は、電源変
動が生じるとこれを検出し、この変動が生じている間外
部からの信号の入力を停止して信号線の電位を電源変動
によってもたらされる電位の変動と同様に変化させるた
め、信号線と電源電圧との相対的な電位差が一定に保た
れて誤動作の発生が防止され、信頼性を向上させること
ができる。

また電源変動が検出された後、外部からの信号の入力を
停止し代わりに信号保持回路に保持されている未だ電源
変動の影響を受けず正規のレベルが維持されている信号
を内部に伝達させることによっても誤動作の発生を防１
１・、することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路の構成
を示した回路図、第２図は同回路における電源変動検出
回路の構成を示した回路図、第３図はアドレスバッファ
回路の入力部分の構成を示した回路図、第４図は同電源
変動回路において電源変動発生時における各電位の変化
を示す波形図、第５図は同アドレスバッファ回路におい
て電源変動発生時における各電位の変化を示す波形図、
第６図は他の実施例として電源変動検出回路の構成を示
した回路図、第７図は従来の半導体集積回路の構成を示
した回路図、第８図は同回路における出力バッファ回路
の構成を示した回路図、第９図は同出力バッファ回路に
おける各電位の変化を示す波形図、第１０図は同アドレ
スバッファ回路の構成を示した回路図である。 １０１・・・・メモリセル、１０２，２０２・・・ロウ
アドレスバッファ回路、１０３・・・ロウデコーダ回路
、１０４．２０４・・・カラムアドレスバッファ回路、
１０５・・・カラムデコーダ回路、１０６・・・ＣＥバ
ッファ回路、１０７・・・センスアンプ回路、１０８・
・・出力バッファ回路、１０９・・・電源変動検出回路
。

Claims (1)

1. 【特許請求の範囲】 １、外部から入力された信号を用いて動作する半導体集
   積回路において、 電源変動が生じた場合にこれを検出する電源変動検出回
   路と、 前記電源変動検出回路が前記電源変動を検出した場合に
   、この電源変動が生じている間、前記信号の入力を停止
   し、この間前記信号を伝達する信号線の電位を、前記電
   源変動によってもたらされる電源電圧の変動と同様に変
   化させて、前記信号線と前記電源電圧との相対的な電位
   差を一定に保つ電位変化部とを備えたことを特徴とする
   半導体集積回路。 ２、前記電源変動検出回路は、電源端子と、この電源端
   子と容量結合を有する第１のノードと、この第１のノー
   ドを所定の電位に設定する電位設定手段と、前記第１の
   ノードに接続され、前記電源変動が生じた場合に、この
   第１のノードの電位が前記容量結合によって変化するこ
   とから前記電源変動が生じたことを検出し信号を発生す
   る信号発生手段とを備えたことを特徴とする請求項１記
   載の半導体集積回路。 ３、前記電源変動検出回路は前記電位設定手段に、前記
   電源端子とは異なる他の電源端子にソースが接続され、
   ドレインとゲートとが前記第１のノードに共通接続され
   たＰチャネルトランジスタを有することを特徴とする請
   求項２記載の半導体集積回路。 ４、前記電源変動検出回路は前記信号発生手段に、前記
   電源端子とは異なる他の電源端子にソースが接続され、
   ゲートが前記第１のノードに接続され、ドレインから前
   記信号を出力するＰチャネルトランジスタを有すること
   を特徴とする請求項２記載の半導体集積回路。 ５、前記電源変動検出回路は前記電位設定手段に、前記
   第１のノードにドレインが接続され、ゲートとソースが
   前記電源に共通接続されたＮチャネルトランジスタを有
   し、 前記信号発生手段に、前記信号をドレインに入力され、
   ゲートとソースとが前記電源に共通接続されたＮチャネ
   ルトランジスタを有することを特徴とする請求項２、３
   又は４のいずれかに記載の半導体集積回路。 ６、外部から入力された信号を用いて動作する半導体集
   積回路において、 電源変動が生じた場合にこれを検出する電源変動検出回
   路と、 前記電源変動検出回路が前記電源変動を検出した場合に
   、この時点における前記信号を保持する信号保持回路と
   、 前記電源変動検出回路が前記電源変動を検出した場合に
   、この電源変動が生じている間、外部からの前記信号の
   入力を停止し、代わりにその間、前記信号保持回路によ
   り保持されている前記信号を内部に伝達させる入力切替
   え部とを備えたことを特徴とする半導体集積回路。