JPH0315348B2 - - Google Patents

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JPH0315348B2
JPH0315348B2 JP59008721A JP872184A JPH0315348B2 JP H0315348 B2 JPH0315348 B2 JP H0315348B2 JP 59008721 A JP59008721 A JP 59008721A JP 872184 A JP872184 A JP 872184A JP H0315348 B2 JPH0315348 B2 JP H0315348B2
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Seiji Yamaguchi
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Matsushita Electric Industrial Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/206—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of combinations of capacitors and resistors

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路、特に高密度の相補型
MOSLSI（以下CMOSという）の構造に関するも
のである。
従来例の構成とその問題点 半導体装置は最近ますます高密度化・高性能化
される傾向にあり、そのために各素子および素子
間領域が微細化されつつある。
従来一般にCMOSは第１図に示すように、一
導電型たとえばｎ型半導体基板１上に反対導電型
たとえばｐ型不純物層（以下ｐウエルという）２
を形成し、前記半導体基板１上にソース、ドレイ
ン６，７を有するｐチヤネルMOSトランジスタ
３、前記ｐウエル２上にソース、ドレイン８，１
０を有するｎチヤネルMOSトランジスタ４を形
成している。かかる構造では、第２図に示す等価
回路のように、寄生的にpnpおよびnpnバイポー
ラトランジスタTr1およびTr2が発生する。前記
トランジスタTr1およびTr2は外部ノイズがトリ
ガとなつて導通状態になり、電極５，９間すなわ
ち電源回路VDD−VSS間に数mA〜数十mA位の異
常電流が流れ、素子を破壊する場合がある（以下
ラツチアツプ効果という）。Inは表面絶縁膜であ
る。
かかるラツチアツプ効果を防止するために、通
常ガードバンドと呼ばれる不純物拡散層５′およ
び９′をｐチヤネルトランジスタ３とｎチヤネル
トランジスタ４間に形成したり、またトランジス
タTr1およびTr2の電流増幅率βを下げるため、
それぞれのトランジスタのベース巾xjおよびWL
を大きくしたりしていた。
しかし、ガードバンドの形成およびベース巾xj
およびＷを大きくすることは、面積増加につなが
り、高密度・高集積化できないという欠点があつ
た。
発明の目的 本発明は、高密度・高集積化が可能でかつラツ
チアツプ効果が発生しない半導体装置を提供する
ものである。
発明の構成 本発明の相補型半導体装置は、一導電型半導体
基板内又はこの基板と反対導電型のウエル内に、
ソース、ドレインを有するMOSトランジスタを
形成し、前記基板内又はウエル内に一導電型又は
反対導電型の第１，第２の不純物層を形成し、前
記第１の不純物層を電位供給源に接続し、前記第
２の不純物層と前記ソースとを電気的に接続し、
前記基板又はウエルの抵抗を介して前記電位供給
源の電位を前記ソースに供給してなるものであ
る。
実施例の説明 本発明の一実施例を第３図に示すｎ型基板上に
ｐウエル構造で形成したCMOSを例にして説明
する。
一導電型半導体基板たとえばｎ型基板１１上に
反対導電型不純物すなわちｐ型不純物層（ｐウエ
ル）１２を形成し、ｎ型基板１１上にソース、ド
レイン１７，１８を有するｐチヤネルMOSトラ
ンジスタ１３、ｐウエルにソース、ドレイン２
１，２２を有するｎチヤネルMOSトランジスタ
１４を形成してCMOSを構成する。ｐチヤネル
MOSトランジスタ１３のソース１７への電位の
供給を、電源の外部配線１５から、前記半導体基
板１１と同一導電型不純物層１５′および前記半
導体基板１１および前記基板と同一導電型不純物
層１６を通したのち、ｐチヤネルトランジスタ１
３のソース１７へ外部配線１６′を通じて行なう。
またｎチヤネルMOSトランジスタ１４のソース
２１への電位の供給を、外部配線１９からｐウエ
ルと同一導電型不純物層１９′、ｐウエル１２お
よびｐウエルと同一導電型不純物層２０を通した
のちｎチヤネルトランジスタ１４のソース２１へ
外部配線２０′を通じて行なう。
なお上記説明はｐウエル構造で形成した
CMOSを例に説明したが、ｐ型基板上にｎウエ
ル構造で形成したCMOSでも同様に適用できる
ことはいうまでもない。
第４図に示した平面図をもとに本発明をLSIに
適用した一実施例を説明する。ｐチヤネルMOS
トランジスタ１３と、ｎチヤネルMOSトランジ
スタ１４を上下に接して複数個配列し、前記配列
の左端で外部配線１５および１９と基板１５の不
純物層１５′およびｐウエルの不純物層１９′との
接続を行ない、前記配列の右端で外部配線１６′
および２０′により、基板の不純物層１６とｐチ
ヤネルMOSトランジスタ１３の共通ソース１７
との接続およびｐウエル１２とｎチヤネルトラン
ジスタの共通ソース２１との接続をする。
本発明によるCMOSの等価回路を第５図に示
す。r1〜r4は従来例と同様にトランジスタTr1と
トランジスタTr2のベース抵抗r1，r3とエミツタ
抵抗抵抗r2，r2であるが、本発明の方法では新た
にTr1のエミツタ抵抗R2すなわち電位供給源から
の外部配線１５と半導体素子１３への電位供給配
線１６′間の基板の抵抗と、Tr2のエミツタ抵抗
R4すなわち電位供給源からの外部配線１９と半
導体素子１４への電位供給配線２０′との間のｐ
ウエルの抵抗が加わつている。
本発明による半導体装置では、第５図の等価回
路に示すように、寄生バイポーラトランジスタ
Tr1およびTr2のエミツタに基板およびｐウエル
を利用した抵抗R2およびR4を接続した構成でR1
およびR2を任意に設定できるため、常にi4（r4＋
R4）＞i3゜R3およびi2・（r2＋R2）＞i1・r1を満たし、
したがつて前記バイポーラトランジスタTr1およ
びTr2を非導通状態に維持でき、従来例と異なり
ラツチアツプ効果を防ぐことができる。また、第
４図に示すように、ｐチヤネルトランジスタ１３
とｎチヤネルトランジスタ１４の境界にガードバ
ンドを形成する必要はなく、異なるタイプの
MOSトランジスタを高密度に配置形成すること
ができる。
発明の効果 本発明によれば、高密度・高集積化が可能でか
つラツチアツプが発生しにくい半導体装置を実現
することが可能となる。
【図面の簡単な説明】
第１図および第２図は従来例を説明するための
CMOSICの構造断面図、および等価回路図、第
３図、第４図および第５図はそれぞれ本発明の一
実施例のCMOSICの要部構造断面図、平面図お
よび等価回路図である。 １１……ｎ型半導体基板、１２……ｐウエル、
１３，１４……ｎ，ｐチヤネルMOSトランジス
タ、１５，１９……外部配線、R2，R4……抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型半導体基板内又はこの基板と反対導
    電型のウエル内に、ソース、ドレインを有する
    MOSトランジスタを形成し、前記基板内又はウ
    エル内に一導電型又は反対導電型の第１，第２の
    不純物層を形成し、前記第１の不純物層を電位供
    給源に接続し、前記第２の不純物層と前記ソース
    とを電気的に接続し、前記基板又はウエルの抵抗
    を介して前記電位供給源の電位を前記ソースに供
    給してなることを特徴とする相補型MOS半導体
    装置。 ２ トランジスタの一方の端部に第１の不純物層
    が形成され、前記トランジスタの他方の端部に第
    ２の不純物層が形成されてなることを特徴とする
    特許請求の範囲第１項記載の相補型MOS半導体
    装置。
JP59008721A 1984-01-20 1984-01-20 相補型ｍｏｓ半導体装置 Granted JPS60152055A (ja)

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