JPH03154111A - クリア信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気時計等の電源供給部に用いられている
クリア信号発生回路に関し、特に電源の立上りの影響を
受けず、かつ、−時的なパワーオフ時に正常に動作する
クリア信号発生回路に関するものである。

〔従来の技術〕

電気時計の電源を投入した場合、電源投入直後において
は電気時計を作動させるためには通常の電圧よりも高い
電圧が必要である。そのため、電源投入直後は通常の電
圧よりも高い電圧を供給し、その後通常の電圧を与える
ように切り換えるためのクリア信号を与える回路が従来
より使用されている。第３図はこのようなりリア信号を
発生する従来のクリア信号発生回路を示す回路図である
。

図において、１はタイミングパルス発生回路であり、発
振回路及び分周器より成る。タイミングパルス発生回路
１の出力は検出回路２０１に与えられる。検出回路２０
１は、インバータ２，３及び４、遅延回路５及び２人力
ＮＯＲ回路６より成る。遅延回路５は周知のように抵抗
５ａ、　コンデンサ５ｂより成る。ＮＯＲ回路６は、一
方入力がインバータ２，３及び遅延回路５の直列回路体
を介しタイミングパルス発生回路１に、他方入力がイン
バータ４を介しタイミングパルス発生回路１に各々接続
されている。２０２は検出回路２０１の出力を平滑回路
２０３に伝達するための伝達回路であり、ＮチャネルＭ
Ｏ３）ランジスタ（以下ＮＭＯ３と略す）７より成る。

ＮＭＯＳ７はゲートがＮＯＲ回路６の出力に、ソースが
接地電位ｖｓｓに各々接続されている。

平滑回路２０３は、コンデンサ８及び抵抗９より成る。

コンデンサ８と抵抗９はＮＭＯＳ７のドレインと電源ｖ
ＤＤの間に並列に接続される。

２０４は波形整形回路であり、平滑回路２０３の出力を
二値化する。波形整形回路２０４はインバータ１０．１
１の直列回路体より成る。

次に動作について第４図に示した波形図を用いて説明す
る。電源投入により、タイミングパルス発生回路１に電
源電圧ｖＤＤが供給される。タイミングパルス発生回路
１の出力は、電源電圧ｖＤＤの立上り特性及び発振回路
の起動特性により電源投入から若干の時間、“０１又は
“１”のいずれか一方の値となる。この従来例において
は場合、この電源投入により発振回路が動作するまでの
間、第４図に示すようにタイミングパルス発生回路１は
“０゛を保持するものとしている。

次に発振回路が動作を開始すると、タイミングパルス発
生回路１からタイミングパルスａが出力される。タイミ
ングパルスａは検出回路２０１中のインバータ２．３を
介し抵抗５ａ、　コンデンサ５ｂにより構成される遅延
回路５で遅延されてパルス信号すとなる。ＮＯＲ回路６
の２人力にはタイミングパルスａをインバータ４で反転
したパルス信号Ｃと共にパルス信号すが入力される。Ｎ
。

Ｒ回路６は２人力が共に“０”の時にのみ“１″なるパ
ルス信号ｅを出力する。

伝達回路２０２を構成するＮＭＯＳ７は、Ｎ。

Ｒ回路６の出力であるパルス信号ｅが“１”の期間のみ
導通状態となり、平滑回路２０３のコンデンサ８を充電
する。この充電によりコンデンサ８の負電極の電位ｉは
下がる。パルス信号ｅが“０”となるとＮＭＯＳ７は非
導通状態となる。ＮＭＯＳ７が非導通になると、電位ｉ
はＮＭＯＳ７が非導通となった時点での電位に保たれる
。抵抗９はパルス信号ｅのない場合に電位ｉを“１”に
するためのものであり、従ってコンデンサ８と抵抗９の
時定数はパルス信号ｅの周期に比べて十分に大きくなけ
ればならない。ＮＭＯＳ７の導通／非導通の繰り返しに
よりコンデンサ８は次第に充電されるので、コンデンサ
８の負電極の電位ｉは次第に低下していく。そして、電
位ｉは波形整形回路２０４中のインバータ１０のしきい
値ｖＴｌ＋を基準に二値化され、クリア信号ｊとなる。

つまり電位ｉがしきい値ｖＴＨより大きいとクリア信号
ｊは“１°となり、小さいと“Ｏ”となる。クリア信号
ｊが“０“となった時点で電気時計の電源供給部から駆
動部へ供給される電圧が通常電圧より高い電圧（例えば
１．５５Ｖ　）から通常電圧（例えばＩＶ）に切り換え
られる。

〔発明が解決しようとする課題〕

従来のクリア信号発生回路は以上の様に構成さレテおり
、抵抗５ａ、　コンデンサ５ｂより成る遅延回路４によ
りタイミングパルスａを遅延させパルス信号すを作成し
、このパルス信号すとタイミングパルスａの反転信号で
あるパルス信号ＣとのＮＯＲをとることにより、パルス
信号ｅを作成している。抵抗５ａの抵抗値、コンデンサ
５ｂの容量値は製造時のバラツキが大きい。そのため、
パルス信号ｅのパルス幅がばらつき、電位ｉの下降時間
に差が生じ、電位ｉがしきい値ＶＴＨ以下になる時点が
ばらつき、クリア信号ｊが“０”になる時点がばらつく
という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、タイミングパルスが発生してからクリア信号
が出力されるまでの時間がばらつかないクリア信号発生
回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るクリア信号発生回路は、タイミングパル
スを発生するタイミングパルス発生手段と、タイミング
パルス発生手段に接続され、タイミングパルス発生手段
からのタイミングパルスの所定のエツジを検出して第１
のパルスを発生するエツジ検出手段、および該エツジ検
出手段に接続され、第１のパルスと一定の関係を有する
第２のパルスを発生するパルス発生手段を含む検出手段
と、一方端が第１の電位に接続され、第１のパルスのレ
ベルに応じてスイッチングされる第１のスイッチング手
段、一方端が第１のスイッチング手段の他方端に接続さ
れ、第２のパルスのレベルに応じてスイッチングされる
第２のスイッチング手段、および一方電極が第２の電位
に、他方電極が第１のスイッチング手段の他方端と第２
のスイッチング手段の一方端との共通接続点に各々接続
された比較的容量の小さい第１のコンデンサを含む伝達
手段と、一方電極が第３の電位に、他方電極が前記第２
のスイッチング手段の他方端に各々接続された比較的容
量の大きい第２のコンデンサを含む平滑手段と、平滑手
段に接続され、平滑手段の出力が所定レベルより大きい
か小さいかにより平滑手段の出力を二値化する波形整形
手段とを備えている。

〔作用〕

この発明における第１のコンデンサの容量は比較的小さ
いので、第１のパルスのパルス幅が変化することにより
第１のスイッチング手段の導通期間が変化しても、第１
のコンデンサは、第１のスイッチング手段が導通するこ
とにより瞬時に充電される。続いて、第２のパルスに応
答して第２のスイッチング手段が導通すると、第１のコ
ンデンサの充電電荷は少なく瞬時に第２のコンデンサに
移動できるので、第２のパルスのパルス幅が変化するこ
とにより完全に平衡状態になるまで充電される。

〔実施例〕

第１Ａ図はこの発明に係るクリア信号発生回路の一実施
例を示す回路図である。図において、第３図に示した従
来回路との相違点は、ＮＡＮＤ回路１２．ＰチャネルＭ
ＯＳトランジスタ（以下ＰＭＯＳと略す）１３．及びコ
ンデンサ１４を新たに設けたことである。ＮＡＮＤ回路
１２は、一方入力が遅延回路５に、他方入力がインバー
タ４の出力に各々接続されている。ＰＭＯＳ１３は、ゲ
ートがＮＡＮＤ回路１２の出力に、ドレインがＮＭＯＳ
７のドレインに、ソースが平滑回路２０３を構成するコ
ンデンサ８に各々接続されている。

コンデンサ１４は電源ＶＤＤとＮＭＯＳ７及びＰＭ０Ｓ
１３のドレイン共通接続点との間に接続されている。な
お、コンデンサ１４の容量はコンデンサ８の容量に比し
、かなり小さいものとする。

次に動作について第２図に示した波形図を用いながら説
明する。電源投入からタイミングパルス発生回路１がタ
イミングパルスａを出力するマチの動作は従来と同様で
ある。すなわちタイミングパルス発生回路１は一定時間
経過後、従来同様タイミングパルスａを発生する。タイ
ミングパルスａは、従来同様インバータ２．３及び遅延
回路５を介し一定時間遅延されてパルス信号すとしてＮ
ＯＲ回路６の一方入力に与えられるとともに、インバー
タ４により反転されてパルス信号ＣとしてＮＯＲ回路６
の他方入力に与えられる。そのため、ＮＯＲ回路６は従
来同様パルス信号ｅをＮＭＯＳ７のゲートに与える。パ
ルス信号ｅはタイミングパルスａの前縁を検出した信号
となっている。

一方、パルス信号すはＮＡＮＤ回路１２の一方入力に、
パルス信号ＣはＮＡＮＤ回路６の他方入力にも与えられ
る。ＮＡＮＤ回路１２は、パルス信号すとパルス信号Ｃ
とのＮＡＮＤをとり、その結果をパルス信号ｄとしてＰ
ＭＯ３１３のゲートに与える。パルス信号ｄはタイミン
グパルスａの後縁を検出した信号となっている。

ＮＭＯＳ７はパルス信号ｅが“１”の期間のみ導通状態
となり、コンデンサ１４はＮＭＯＳ７が導通することに
より充電される。このとき、コンデンサ１４の容量はか
なり小さいのでパルス信号ｅが“１”の期間にコンデン
サ１４は完全に充電される。この充電によりコンデンサ
１４の負電極の電位ｆは第２図に示すように下がる。Ｐ
ＭＯＳ１３はパルス信号ｄが“０″の期間のみ導通状態
となる。ＰＭＯＳ１３が導通するとコンデンサ１４と平
滑回路２０３中のコンデンサ８が並列に接続される。こ
のとき、第２図から明らかなようにパルス信号ｅが“１
”でパルス信号ｄが“０”となる期間はない。従って、
ＮＭＯＳ７とＰＭＯ３１３が、同時に導通状態になるこ
とはない。コンデンサ１４とコンデンサ８が並列に接続
されることにより、コンデンサ１４に充電された電荷の
大部分は放電され、この放電された電荷がコンデンサ８
に充電される。コンデンサ１４が放電されることにより
コンデンサ１４の負電極の電位ｆは第２図に示すように
再び上昇する。コンデンサ８が充電されることによりコ
ンデンサ８の負電極の電位ｇは第２図に示すように下が
る。前述のようにコンデンサ１４の容量値（Ｃ１４とす
る）はコンデンサ８の容量値（Ｃ８とする）に比べてか
なり小さいので、コンデンサ１４の充電電荷の大部分は
瞬時にコンデンサ８に充電される。そのため、電位ｇの
立下りが急峻になっている。

ＮＭＯＳ７とＰＭＯＳ１３の導通状態、非導通状態が交
互に繰り返されることによりコンデンサ８の充電電荷量
は次第に増加していく。コンデンサ８の充電電荷量が増
加するにつれコンデンサ８の負電極の電位ｇは第２図に
示すように次第に低下していく。そして、電位ｇがイン
バータ１０のしきい値ｖＴＨ以下になるとクリア信号ｊ
は“１“から“０”に変化する。

例えばインバータ１０のしきい”ＴＩを〔１／２）（ｖ
ＤＤ−ｖｓｓ）、タイミングパルス発生開始時の電位ｇ
及び電位ｆをｖ　１初期状態でのコンＤ デンサ８及び１４の充電電荷量を０とする。まず、ＮＭ
ＯＳ７が導通すると電位ｆは電源電圧ｖ８８と等しくな
る。従って、このときのコンデンサ１４の充電電荷量は
Ｃ１４（ｖＤＤ　　’ＳＳ）となる。次に、ＮＭＯＳ７
が非導通状態、ＰＭＯ３１３が導通状態となる。ＰＭＯ
８１３が導通状態となった時点での電位ｇをｖｌとする
と、電荷保存の法則により、 Ｃ１４（ｖＤＤ−ｖＳＳ） −（ｃ　　＋ｃ　　）　　（Ｖ、、−Ｖ、　）　　　−
（１）１４　　　　８ が成り立つ。　（１）式を変形すると、となる。更にも
う１度ずつＮＭＯＳ７．ＰＭＯ５１３が導通状態になっ
た時の電位ｇをｖ２とすると、 ｃ　　　（Ｖ　　−Ｖ　　）　＋Ｃ（Ｖ、Ｄ−Ｖｌ）１
４　　　ＤＯＳＳ　　　　８ −　（Ｃ＋Ｃ）　　（Ｖ、、−Ｖ２）　　　・（３）４
　　８ が成立つ。　（３）式に　（２）式を代入して変形する
と、ＶＤＤ−ｖ２ ・・・（４） となる。同様に合計Ｎ回ずつＮＭＯＳ７．ＰＭＯ３１３
が導通状態になった時の電位ｇをＶＮとすると、 ＶＤＤ−ｖＮ が成立つ。

例えばＮＭＯＳ７及びＰＭＯ３１３が１０回導通状態に
なった時にクリア信号ｊを“１“から０”に変化させた
い場合、ＶＤＤ−ＶＮ−（１／２　）＜　ｖ　ｏｎ−ｖ
　ｓｓ）及びＮ−１０を（５）式に代入して解けば、容
量値Ｃと容量値ｃ１４の比が求ま８ る。

前述のように容量値Ｃ１４は小さい値に定められている
ので、遅延回路５を構成する抵抗５ａの抵抗値、コンデ
ンサ５ｂの容量値が製造時にばらつくことにより遅延回
路５での遅延時間が変化し、パルス信号ｅのパルス幅が
変化してもパルス信号ｅが“１”の期間には必ずコンデ
ンサー４は完全に充電される。また、容量値Ｃ１４は小
さい値に定められその充電電荷量も小さいので、上述の
ように遅延回路５での遅延時間が変化しパルス信号ｄの
パルス幅が変化してもパルス信号ｄが“０“の期間には
必ずコンデンサー４の充電電荷は完全に平衡状態になる
までコンデンサ８に移動する。従って、タイミングパル
スａが出力され始めてからクリア信号ｊが“１”から“
０”に変化するまでの時間は、コンデンサ８の容量Ｃ８
とコンデンサー４の容量Ｃ１４との比及びタイミングパ
ルスａの周波数により決定され、遅延回路５を構成する
抵抗５ａの抵抗値、コンデンサ５ｂの容量値に依存しな
い。その結果、抵抗５ａの抵抗値、コンデンサ５ｂの容
量にばらつきが生じてもタイミングパルスａが出力され
始めてからクリア信号ｊが“１”から“０”に変化する
までの時間を一定に保、でる。

なお、上記実施例では伝達回路２０２内のスイッチング
手段をＮＭＯＳ７とＰＭＯ８１３により構成したが、検
出回路２０１の構成を変えることによりスイッチング手
段をＰＭＯＳのみあるいはＮＭＯ３のみで構成すること
もできる。また、スイッチング手段をＭＯＳトランジス
タでなくバイポーラトランジスタ等の他のスイッチング
素子によって構成することもできる。

また、上記実施例では第１の電位を接地電位ｖ８３に、
第２の電位を電源電圧”ＤＤとしたが、この逆にしても
よい。

また、上記実施例ではクリア信号ｊが“１”から“０”
に変化する場合について説明したが、クリア信号ｊが“
０”から“１”に変化する場合にもこの発明は適用でき
る。

さらに上記実施例ではタイミングパルスａの前縁を検出
してパルス信号ｄを生成し、後縁を検出してパルス信号
ｅを生成したが、第１Ａ図に示した検出回路２０１中の
一部の回路構成を第１Ｂ図に示すような構成にして、パ
ルス信号ｄ、ｅを生成するようにしてもよい。つまり、
第１Ａ図のＮＡＮＤ回路１２をなくし、ＮＯＲ回路６の
出力であるパルス信号ｅをインバータ１００、遅延回路
２００を介すことにより、パルス信号ｅより一定時間遅
延しかつパルス信号ｅの反転信号であるパルス信号ｄを
生成するようにしてもよい。

また、パルス信号ｄ、ｅはＮＭＯＳ７．ＰＭＯＳ１３を
同時に導通させないような交互の信号ならばいかなる信
号でもよい。このような信号は、例えば第１Ｂ図の遅延
回路２００の遅延時間を調整することにより無数に生成
できる。

また、上記実施例では、第２の、第３の電位を電源ＶＤ
Ｄとしたが別々の電位としてもよい。

〔発明の効果〕

以上のようにこの発明によれば、一方端が第１の電位に
接続され、第１のパルスのレベルに応じてスイッチング
される第１のスイッチング手段、一方端が第１のスイッ
チング手段の他方端に接続され、第２のパルスのレベル
に応じてスイッチングされる第２のスイッチング手段、
および一方電極が第２の電位に、他方電極が前記第１の
スイッチング手段の他方端と前記第２のスイッチング手
段の一方端との共通接続点に各々接続された比較的容量
の小さい第１のコンデンサを含む伝達手段と、一方電極
が第３の電位に、他方電極が第２のスイッチング手段の
他方端に各々接続された比較的容量の大きい第２のコン
デンサを含む平滑手段とを設けたので、第１のパルスの
パルス幅が変化することにより第１のスイッチング手段
の導通期間が変化しても、第１のコンデンサは、第１の
スイッチング手段が導通することにより瞬時に充電され
、続いて、第２のパルスに応答して第２のスイッチング
手段が導通すると、第１のコンデンサの充電電荷は瞬時
に第２のコンデンサに移動し、第２のパルスのパルス幅
が変化することにより第２のスイッチング手段の導通期
間が変化しても、第２のコンデンサは完全に平衡状態に
なるまで充電される。そのため、タイミングパルス発生
時からクリア信号発生時までの時間は、第１．第２のパ
ルスのパルス幅の変化にかかわらず、第１．第２のコン
デンサの容量比及びタイミングパルスの周期により決定
されることになり、第１．第２のコンデンサの容量比及
びタイミングパルスの周期を一定に保てばタイミングパ
ルス発生時からクリア信号発生時までの時間を一定に保
つことができるという効果がある。

【図面の簡単な説明】

第１Ａ図はこの発明に係るクリア信号発生回路の一実施
例を示す回路図、第１Ｂ図は検出回路の他の構成を示す
回路図、第２図は第１図に示した回路の動作を説明する
ための波形図、第３図は従来のクリア信号発生回路を示
す回路図、第４図は第３図に示した回路の動作を説明す
るための波形図である。 図において、１はタイミングパルス発生回路、５は遅延
回路、６はＮＯＲ回路、７はＮＭＯ３゜８及び１４はコ
ンデンサ、１２はＮＡＮＤ回路、１３はＰＭＯ８，１０
０はインバータ、２００は遅延回路、２０１は検出回路
、２０２は伝達回路、２０３は平滑回路、２０４は波形
整形回路、ｖＤＤは電源電圧、ｖ８８は接地電位である
。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）タイミングパルスを発生するタイミングパルス発
   生手段と、 前記タイミングパルス発生手段に接続され、前記タイミ
   ングパルス発生手段からのタイミングパルスの所定のエ
   ッジを検出して第１のパルスを発生するエッジ検出手段
   、および該エッジ検出手段に接続され、前記第１のパル
   スと一定の関係を有する第２のパルスを発生するパルス
   発生手段を含む検出手段と、 一方端が第１の電位に接続され、前記第１のパルスのレ
   ベルに応じてスイッチングされる第１のスイッチング手
   段、一方端が前記第１のスイッチング手段の他方端に接
   続され、前記第２のパルスのレベルに応じてスイッチン
   グされる第２のスイッチング手段、および一方電極が第
   ２の電位に、他方電極が前記第１のスイッチング手段の
   他方端と前記第２のスイッチング手段の一方端との共通
   接続点に各々接続された比較的容量の小さい第１のコン
   デンサを含む伝達手段と、 一方電極が第３の電位に、他方電極が前記第２のスイッ
   チング手段の他方端に各々接続された比較的容量の大き
   い第２のコンデンサを含む平滑手段と、 前記平滑手段に接続され、前記平滑手段の出力が所定レ
   ベルより大きいか小さいかにより前記平滑手段の出力を
   二値化する波形整形手段とを備えたクリア信号発生回路
   。