JPH031547A - 化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法 - Google Patents
化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法Info
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- JPH031547A JPH031547A JP1135277A JP13527789A JPH031547A JP H031547 A JPH031547 A JP H031547A JP 1135277 A JP1135277 A JP 1135277A JP 13527789 A JP13527789 A JP 13527789A JP H031547 A JPH031547 A JP H031547A
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- fet
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、化合物半導体Ｍｉｓ−ＦＥＴおよびその製
造方法に関するものである。
造方法に関するものである。
第２図は例えばアイイーイーイー エレクトロニクス
デバイス レターズ（ＩＥＥＥ ＥＬｆＩＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、 Ｖｏｌ、ＥＤＬ−７
Ｎｏ、１１）に示された従来のＧａＡｓＭＩＳ −ＦＥ
Ｔを示す断面図であり、図において、１は半絶縁性Ｇａ
Ａｓ基板、２はＧａＡｓバッファ層、３はｎ−ＧａＡｓ
チャネル層、４はアンドープＧａＡｆｆｉＡｓ層、５は
ｎ” −ＧａＡｓコンタクト層、６はソース・ドレイン
オーミック電極、７はゲートショットキー電極である。
デバイス レターズ（ＩＥＥＥ ＥＬｆＩＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、 Ｖｏｌ、ＥＤＬ−７
Ｎｏ、１１）に示された従来のＧａＡｓＭＩＳ −ＦＥ
Ｔを示す断面図であり、図において、１は半絶縁性Ｇａ
Ａｓ基板、２はＧａＡｓバッファ層、３はｎ−ＧａＡｓ
チャネル層、４はアンドープＧａＡｆｆｉＡｓ層、５は
ｎ” −ＧａＡｓコンタクト層、６はソース・ドレイン
オーミック電極、７はゲートショットキー電極である。
次に従来の化合物半導体ＭＩＳ−ＦＥＴの製造方法をＧ
ａＡｓについて説明する。
ａＡｓについて説明する。
第３図（ａ）は（１，ａＡｓＭＩＳ−ＦＥＴ用のエビウ
ェハを例えばＭＢＥ装置で製作したものである。
ェハを例えばＭＢＥ装置で製作したものである。
図において、第２図と同一符号は同−又は相当部分であ
り、ｎ−ＧａＡｓ層３はＦＥＴのチャネルとなり、アン
ドープＧａＡｊ２Ａｓ層４はゲート絶縁膜となる。
り、ｎ−ＧａＡｓ層３はＦＥＴのチャネルとなり、アン
ドープＧａＡｊ２Ａｓ層４はゲート絶縁膜となる。
第３図（ａ）に示すようにエビウェハを形成した後、第
３図（ｂ）に示すようにｎゝ−ＧａＡｓコンタクト層５
上にリフトオフ法と熱処理によってソース・ドレインオ
ーミック電極６を形成する０次に第３図（Ｃ）に示すよ
うに、ｎ”−ＧａＡｓコンタクト層５をレジストをマス
クとして選択エツチングしてリセス構造を形成し、Ｇａ
ＡｆＡｓ層４の上面を出す、引き続いて上記レジストパ
ターンを用いてリフトオフ法によりゲートショットキー
電極７を形成する。
３図（ｂ）に示すようにｎゝ−ＧａＡｓコンタクト層５
上にリフトオフ法と熱処理によってソース・ドレインオ
ーミック電極６を形成する０次に第３図（Ｃ）に示すよ
うに、ｎ”−ＧａＡｓコンタクト層５をレジストをマス
クとして選択エツチングしてリセス構造を形成し、Ｇａ
ＡｆＡｓ層４の上面を出す、引き続いて上記レジストパ
ターンを用いてリフトオフ法によりゲートショットキー
電極７を形成する。
従来のＧａＡｓＭＩ Ｓ −ＦＥＴは以上のように構成
されており、ソース・ドレインオーミック電極６直下の
ｎ“−ＧａＡｓコンタクト層５とチャネル層であるｎ−
ＧａＡｓ層３の間に高抵抗ＧａＡｆＡｓが挟まれた構造
となっているので、ＦＥＴソース抵抗Ｒｓ、 ドレイ
ン抵抗Ｒｄが高く、著しく高周波特性を劣化させる原因
となっていた。
されており、ソース・ドレインオーミック電極６直下の
ｎ“−ＧａＡｓコンタクト層５とチャネル層であるｎ−
ＧａＡｓ層３の間に高抵抗ＧａＡｆＡｓが挟まれた構造
となっているので、ＦＥＴソース抵抗Ｒｓ、 ドレイ
ン抵抗Ｒｄが高く、著しく高周波特性を劣化させる原因
となっていた。
また第３図（Ｃ）のｎ” −ＧａＡｓ層５の選択エツチ
ング工程において、Ｇ ａ Ａ ｌ！ Ａ ｓ Ｎ ４
までもエツチングしてしまう等の異常がしばしば発生し
、素子のばらつきの原因となるという問題点があった。
ング工程において、Ｇ ａ Ａ ｌ！ Ａ ｓ Ｎ ４
までもエツチングしてしまう等の異常がしばしば発生し
、素子のばらつきの原因となるという問題点があった。
この発明は上記のような問題点を解消するためにてされ
たもので、ＭＩＳ−ＦＥＴのもつ高耐圧。
たもので、ＭＩＳ−ＦＥＴのもつ高耐圧。
特性均一性を保持しながらＦＥＴソース抵抗Ｒｓを低減
し、ＧａＡＡＡｓの異常エッチの発生を防ぐことのでき
る化合物半導体ＭＩＳ−ＦＥＴの製造方法を提供するこ
とを目的とする。
し、ＧａＡＡＡｓの異常エッチの発生を防ぐことのでき
る化合物半導体ＭＩＳ−ＦＥＴの製造方法を提供するこ
とを目的とする。
この発明に係る化合物半導体ＭＩＳ−ＦＥＴはチャネル
層上に直接形成されたソース・ドレインオーミック電極
を備えたものである。
層上に直接形成されたソース・ドレインオーミック電極
を備えたものである。
また、この発明に係る化合物半導体Ｍｉｓ−ＦＥＴの製
造方法は、ソース・ドレインオーミック電極下方のアン
ドープ半導体層をエツチング除去し、開口部に露出した
ｎ型ＧａＡｓチャネル層上にオーミック電極を形成する
ようにしたものである。
造方法は、ソース・ドレインオーミック電極下方のアン
ドープ半導体層をエツチング除去し、開口部に露出した
ｎ型ＧａＡｓチャネル層上にオーミック電極を形成する
ようにしたものである。
この発明における化合物半導体ＭＩＳ−ＦＥＴは、チャ
ネル層上に直接形成されたソース・ドレインオーミック
電極を備えた構成としたから、アンドープ半導体層によ
る寄生抵抗分が低減され、高周波特性を改善できる。
ネル層上に直接形成されたソース・ドレインオーミック
電極を備えた構成としたから、アンドープ半導体層によ
る寄生抵抗分が低減され、高周波特性を改善できる。
また、この発明における化合物半導体ＭＩＳ・ＦＥＴの
製造方法は、寄生抵抗分となるソース・ドレインオーミ
ック電極下方のアンドープ半導体層をエツチング除去し
、同領域に露出したチャネル層上にオーミック電極を形
成するようにしたから、ＦＥＴソース抵抗Ｒｓ、 ド
レイン抵抗Ｒｄを低減することができるとともに、最表
面の高キャリア濃度層をリセスエッチする工程が不要と
なるため、素子特性のばらつきを大幅に低減できる。
製造方法は、寄生抵抗分となるソース・ドレインオーミ
ック電極下方のアンドープ半導体層をエツチング除去し
、同領域に露出したチャネル層上にオーミック電極を形
成するようにしたから、ＦＥＴソース抵抗Ｒｓ、 ド
レイン抵抗Ｒｄを低減することができるとともに、最表
面の高キャリア濃度層をリセスエッチする工程が不要と
なるため、素子特性のばらつきを大幅に低減できる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例による化合物
半導体Ｍｉｓ−ＦＥＴの製造方法を示す断面工程図であ
り、図において、１は半絶縁性ＧａＡｓ基板、２はＧａ
Ａｓバッファ層、３はｎ−ＧａＡｓチャネル層、４はア
ンドープＧａＡＡＡｓ層、５０はソース・ドレイン部を
開口部とするレジストパターン、６０はオーミック金属
、７０はゲート部を開口部とするレジストパターン、８
０はゲートショットキー電極である。
半導体Ｍｉｓ−ＦＥＴの製造方法を示す断面工程図であ
り、図において、１は半絶縁性ＧａＡｓ基板、２はＧａ
Ａｓバッファ層、３はｎ−ＧａＡｓチャネル層、４はア
ンドープＧａＡＡＡｓ層、５０はソース・ドレイン部を
開口部とするレジストパターン、６０はオーミック金属
、７０はゲート部を開口部とするレジストパターン、８
０はゲートショットキー電極である。
次に製造方法について説明する
まず半絶縁性ＧａＡｓ基板１上に、ＧａＡｓバッファ層
２．ｎ−ＧａＡｓ層３．アンドープＧａＡ／！Ａｓ層４
をエピタキシャル成長法、例えばＭＢＥ法、ＭＯＣＶＤ
法、ＬＰＥ法ナトノ方法テ連続積層する。このときｎ
−Ｇ ａ Ａ ｓ Ｎ３は後にショットキーゲート電極
を形成した際、所望の■。、Ｓ（ゲート電圧が０の時に
ＦＥＴを流れる電流値）。
２．ｎ−ＧａＡｓ層３．アンドープＧａＡ／！Ａｓ層４
をエピタキシャル成長法、例えばＭＢＥ法、ＭＯＣＶＤ
法、ＬＰＥ法ナトノ方法テ連続積層する。このときｎ
−Ｇ ａ Ａ ｓ Ｎ３は後にショットキーゲート電極
を形成した際、所望の■。、Ｓ（ゲート電圧が０の時に
ＦＥＴを流れる電流値）。
ｇａｓ （相互コンダクタンス）、Ｖ、（ピンチオフ
ボルテージ）値が得られるような条件、例えばキャリア
濃度６ Ｘ １０１７ＣＩ！＋−”、厚ミ０．０６ ａ
ｍヲ採用する。次にウェハ上にレジストを塗布し、通
常のフォトリソグラフィの技術を用いてソース・ドレイ
ンオーミック電極形成予定領域を開口部とするレジスト
パターン５０を第１図（ａ）に示すように形成する。そ
して第１図（ト））に示すようにレジスト５０をマスク
としてソース抵抗Ｒｓ、 ドレイン抵抗Ｒｄ増大の原
因となるアンドープＧａＡｊ！Ａｓ層４をエツチングし
、下層であるｎ−ＧａＡｓチャネル層３を露出させる。
ボルテージ）値が得られるような条件、例えばキャリア
濃度６ Ｘ １０１７ＣＩ！＋−”、厚ミ０．０６ ａ
ｍヲ採用する。次にウェハ上にレジストを塗布し、通
常のフォトリソグラフィの技術を用いてソース・ドレイ
ンオーミック電極形成予定領域を開口部とするレジスト
パターン５０を第１図（ａ）に示すように形成する。そ
して第１図（ト））に示すようにレジスト５０をマスク
としてソース抵抗Ｒｓ、 ドレイン抵抗Ｒｄ増大の原
因となるアンドープＧａＡｊ！Ａｓ層４をエツチングし
、下層であるｎ−ＧａＡｓチャネル層３を露出させる。
このエツチングは必ずしもｎ−ＧａＡｓチャネル１３表
面で止める必要はないが、選択エツチングによりエツチ
ングをｎ−ＧａＡｓチャネル１３表面で止めるようにす
ればリーク特性のばらつきを防ぐことができる。ＧａＡ
ｆｆｉＡｓ層をエツチングし、ＧａＡｓ層をエツチング
しない選択エッチとして、ウェットエツチングではエッ
チャントとしてフッ酸の水溶液を用いるものが一般に知
られている。引き続き、オーミック金属６０、例えばＡ
ｕ Ｇ ｅ ／ Ｎ ｉを蒸着法で第１図（Ｃ）に示
すように全面に付着させ、リフトオフ法により第１図（
ｄ）に示すように不要部金属を除去した後、適当な熱処
理、例えばＨ３雰囲気中３８０°Ｃ，５分を行なうこと
で良好なオーミック特性を得る。この後、ゲート形成予
定領域を開口部とするレジストパターン７０を形成し、
第１図（ｅ）に示すようにゲートショットキー金属、例
えばＴ ｉ ／ Ａ ｕを蒸着法で全面に付着形成する
。次いでリフトオフ法により不要部金属を取り除き、第
１図（ｆ）に示すＭＩＳ−ＦＥＴが得られる。
面で止める必要はないが、選択エツチングによりエツチ
ングをｎ−ＧａＡｓチャネル１３表面で止めるようにす
ればリーク特性のばらつきを防ぐことができる。ＧａＡ
ｆｆｉＡｓ層をエツチングし、ＧａＡｓ層をエツチング
しない選択エッチとして、ウェットエツチングではエッ
チャントとしてフッ酸の水溶液を用いるものが一般に知
られている。引き続き、オーミック金属６０、例えばＡ
ｕ Ｇ ｅ ／ Ｎ ｉを蒸着法で第１図（Ｃ）に示
すように全面に付着させ、リフトオフ法により第１図（
ｄ）に示すように不要部金属を除去した後、適当な熱処
理、例えばＨ３雰囲気中３８０°Ｃ，５分を行なうこと
で良好なオーミック特性を得る。この後、ゲート形成予
定領域を開口部とするレジストパターン７０を形成し、
第１図（ｅ）に示すようにゲートショットキー金属、例
えばＴ ｉ ／ Ａ ｕを蒸着法で全面に付着形成する
。次いでリフトオフ法により不要部金属を取り除き、第
１図（ｆ）に示すＭＩＳ−ＦＥＴが得られる。
このように本実施例では、寄生抵抗分となるソース・ド
レインオーミック電極下方のアンドープ半導体層をエツ
チング除去し、同領域に露出したｎ型ＧａＡｓチャネル
層上にオーミック電極を形成するようにしたから、ＦＥ
Ｔソース抵抗Ｒｓ。
レインオーミック電極下方のアンドープ半導体層をエツ
チング除去し、同領域に露出したｎ型ＧａＡｓチャネル
層上にオーミック電極を形成するようにしたから、ＦＥ
Ｔソース抵抗Ｒｓ。
ドレイン抵抗Ｒｄを低減することができるとともに、最
表面の高キャリア濃度層をリセスエッチする工程が不要
となるため、素子特性のばらつきを大幅に低減できる。
表面の高キャリア濃度層をリセスエッチする工程が不要
となるため、素子特性のばらつきを大幅に低減できる。
第４図は本発明の他の実施例を示す断面工程図であり、
図において第１図と同一符号は同−又は相当部分である
。
図において第１図と同一符号は同−又は相当部分である
。
この実施例は、先にゲートショットキー電極を形成した
後にアンドープＣａＡ／！Ａｓ層のエツチングを行なう
ようにしたものである。以下、図に従って製造工程を説
明する。
後にアンドープＣａＡ／！Ａｓ層のエツチングを行なう
ようにしたものである。以下、図に従って製造工程を説
明する。
まず第１図の実施例同様、半絶縁性ＧａＡｓ基板１上に
、ＣｙａＡｓバッファ層２． ｎ−ＧａＡｓ層３．アン
ドープＧａＡｊ！Ａｓ層４をエピタキシャル成長法、例
えばＭＢＥ法、ＭＯＣＶＤ法、ＬＰＥ法などの方法で連
続積層した後、ウェハ上にレジストを塗布し、通常のフ
ォトリソグラフィの技術を用いてゲートショットキー電
極形成予定領域を開口部とするレジストパターンを形成
し、引き続きゲートショットキー金属、例えばＴｉ／Ａ
Ｕを蒸着法で全面に付着形成する０次いでリフトオフ法
により不要部金属を取り除き、第４図（ａ）に示すよう
にゲート電極８０を形成する０次に再び表面上にレジス
トを塗布し、通常のフォトリソグラフィの技術を用いて
第４図℃）に示すようにソース・ドレインオーミック電
極形成予定領域を開口部とするレジストパターン５０を
形成し、このレジスト５０をマスクとして第４図（Ｃ）
に示すようにアンドープＧａＡｊ２Ａｓ層４をエツチン
グし、下層であるｎ−ＧａＡｓチャネル層３を露出させ
る。
、ＣｙａＡｓバッファ層２． ｎ−ＧａＡｓ層３．アン
ドープＧａＡｊ！Ａｓ層４をエピタキシャル成長法、例
えばＭＢＥ法、ＭＯＣＶＤ法、ＬＰＥ法などの方法で連
続積層した後、ウェハ上にレジストを塗布し、通常のフ
ォトリソグラフィの技術を用いてゲートショットキー電
極形成予定領域を開口部とするレジストパターンを形成
し、引き続きゲートショットキー金属、例えばＴｉ／Ａ
Ｕを蒸着法で全面に付着形成する０次いでリフトオフ法
により不要部金属を取り除き、第４図（ａ）に示すよう
にゲート電極８０を形成する０次に再び表面上にレジス
トを塗布し、通常のフォトリソグラフィの技術を用いて
第４図℃）に示すようにソース・ドレインオーミック電
極形成予定領域を開口部とするレジストパターン５０を
形成し、このレジスト５０をマスクとして第４図（Ｃ）
に示すようにアンドープＧａＡｊ２Ａｓ層４をエツチン
グし、下層であるｎ−ＧａＡｓチャネル層３を露出させ
る。
引き続き、オーミック金属６０、例えばＡｕＧｅ／Ｎｉ
を蒸着法で第４図（ｄ）に示すように全面に付着させ、
リフトオフ法により不要部金属を除去することで、第１
図（ｆ）と同様の構造のＭＩＳ−ＦＥＴが得られる。
を蒸着法で第４図（ｄ）に示すように全面に付着させ、
リフトオフ法により不要部金属を除去することで、第１
図（ｆ）と同様の構造のＭＩＳ−ＦＥＴが得られる。
本実施例においても第１図の実施例と同様、寄生抵抗増
大の原因となるソース・ドレインオーミック電極直下の
アンドープＧａＡＡＡｓ層をエツチング除去して、該領
域に露出したチャネル層上にソース・ドレインオーミッ
ク電極を形成するようにしたから、寄生抵抗を低減でき
るとともに、リセスエッチの工程がないから素子特性の
ばらつきを防ぐことができる。
大の原因となるソース・ドレインオーミック電極直下の
アンドープＧａＡＡＡｓ層をエツチング除去して、該領
域に露出したチャネル層上にソース・ドレインオーミッ
ク電極を形成するようにしたから、寄生抵抗を低減でき
るとともに、リセスエッチの工程がないから素子特性の
ばらつきを防ぐことができる。
なお、上記２つの実施例ではＭＩＳ−ＦＥＴのゲート部
アンドープ半導体層がＧａＡｆＡｓであるものについて
述べたが、これはＧａＡｓ上にエピタキシャル成長可能
な材料であれば制限はなく、例えばＧａ Ｉ ｎＡｓ等
であってもよい。
アンドープ半導体層がＧａＡｆＡｓであるものについて
述べたが、これはＧａＡｓ上にエピタキシャル成長可能
な材料であれば制限はなく、例えばＧａ Ｉ ｎＡｓ等
であってもよい。
以上のように、この発明によれば化合物半導体ＭＩＳ−
ＦＥＴにおいて、チャネル層上に直接形成されたソース
・ドレインオーミック電極を備えた構成としたから、ア
ンドープ半導体層による寄生抵抗分が低減され、高周波
特性を改善できる効果がある。
ＦＥＴにおいて、チャネル層上に直接形成されたソース
・ドレインオーミック電極を備えた構成としたから、ア
ンドープ半導体層による寄生抵抗分が低減され、高周波
特性を改善できる効果がある。
またこの発明によれば化合物半導体Ｍｉｓ−ＦＥＴの製
造方法において、ソース・ドレインオーミック電極下方
のアンドープ半導体層をエツチング除去し、同領域に露
出したｎ型ＧａＡｓチャネル層上にオーミック電極を形
成するようにしたので、ソース・ドレインオーミック電
極からチャネル領域に到る電流経路中に生じていたＦＥ
Ｔソース抵抗Ｒｓ、 ドレイン抵抗Ｒｄを大幅に低減
することができるとともに、最表面の高キャリア濃度層
をリセスエッチする工程が不要となるため、素子特性の
ばらつきを大幅に低減でき、これによりＭＩＳ−ＦＥＴ
の高周波特性を著しく改善することができる効果がある
。
造方法において、ソース・ドレインオーミック電極下方
のアンドープ半導体層をエツチング除去し、同領域に露
出したｎ型ＧａＡｓチャネル層上にオーミック電極を形
成するようにしたので、ソース・ドレインオーミック電
極からチャネル領域に到る電流経路中に生じていたＦＥ
Ｔソース抵抗Ｒｓ、 ドレイン抵抗Ｒｄを大幅に低減
することができるとともに、最表面の高キャリア濃度層
をリセスエッチする工程が不要となるため、素子特性の
ばらつきを大幅に低減でき、これによりＭＩＳ−ＦＥＴ
の高周波特性を著しく改善することができる効果がある
。
第１図（ａ）〜（ｆ）はこの発明の一実施例による化合
物半導体Ｍｉｓ−ＦＥＴの製造方法を示す断面工程図、
第２図は従来のＭＩＳ−ＦＥＴを示す断面図、第３図（
ａ） 〜（Ｃ）は従来のＭＩＳ−ＦＥＴの製造方法を示
す断面工程図、第４図（ａ）〜（ｄ）は本発明の他の実
施例を示す断面工程図である。 １は半絶縁性ＣａＡｓ基板、２はＧａＡｓバッファ層、
３はｎ−ＧａＡｓチャネル層、４はアンドープＧａＡｊ
ｌ！Ａｓ層、５０はソース・ドレイン部を開口部とする
レジストパターン、６０はオーミック金属、７０はゲー
ト部を開口部とするレジストパターン、８０はゲートシ
ョットキー電極。 なお図中同一符号は同−又は相当部分を示す。
物半導体Ｍｉｓ−ＦＥＴの製造方法を示す断面工程図、
第２図は従来のＭＩＳ−ＦＥＴを示す断面図、第３図（
ａ） 〜（Ｃ）は従来のＭＩＳ−ＦＥＴの製造方法を示
す断面工程図、第４図（ａ）〜（ｄ）は本発明の他の実
施例を示す断面工程図である。 １は半絶縁性ＣａＡｓ基板、２はＧａＡｓバッファ層、
３はｎ−ＧａＡｓチャネル層、４はアンドープＧａＡｊ
ｌ！Ａｓ層、５０はソース・ドレイン部を開口部とする
レジストパターン、６０はオーミック金属、７０はゲー
ト部を開口部とするレジストパターン、８０はゲートシ
ョットキー電極。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半絶縁性基板上にバッファ層を介して形成された
チャネル層と、 該チャネル層の所定領域上に直接形成されたソース・ド
レインオーミック電極と、 該ソース・ドレインオーミック電極間のチャネル層上に
アンドープ層半導体層を介して形成されたゲートショッ
トキー電極とを備えたことを特徴とする化合物半導体Ｍ
ＩＳ・ＦＥＴ。 - （２）化合物半導体ＭＩＳ・ＦＥＴの製造方法において
、 ソース・ドレインオーミックを形成する以前に該領域下
方に存在するアンドープ半導体層を直下に存在するチャ
ネル層が露出するまでエッチング除去し、該露出したチ
ャネル層上にオーミック電極を形成することを特徴とす
る化合物半導体ＭＩＳ・ＦＥＴの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135277A JPH031547A (ja) | 1989-05-29 | 1989-05-29 | 化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法 |
| DE4016848A DE4016848C2 (de) | 1989-05-29 | 1990-05-25 | Verbundhalbleiter MIS FET und Verfahren zu seiner Herstellung |
| FR9006639A FR2647597B1 (fr) | 1989-05-29 | 1990-05-29 | Transistor a effet de champ fet a semi-conducteurs a isolateur metallique mis a jonction et procede pour sa fabrication |
| US07/686,831 US5177026A (en) | 1989-05-29 | 1991-04-17 | Method for producing a compound semiconductor MIS FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135277A JPH031547A (ja) | 1989-05-29 | 1989-05-29 | 化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031547A true JPH031547A (ja) | 1991-01-08 |
Family
ID=15147947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135277A Pending JPH031547A (ja) | 1989-05-29 | 1989-05-29 | 化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH031547A (ja) |
| DE (1) | DE4016848C2 (ja) |
| FR (1) | FR2647597B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184887A (ja) * | 1984-09-28 | 1986-08-18 | テキサス インスツルメンツ インコ−ポレイテツド | ヘテロ接合装置 |
| JPS63144580A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 電界効果トランジスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
| JPS5667974A (en) * | 1979-10-26 | 1981-06-08 | Ibm | Method of manufacturing semiconductor device |
| FR2497603A1 (fr) * | 1981-01-06 | 1982-07-09 | Thomson Csf | Transistor a faible temps de commutation, de type normalement bloquant |
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