JPH03155144A - ベアー半導体ｉｃチップ実装方法 - Google Patents
ベアー半導体ｉｃチップ実装方法Info
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- JPH03155144A JPH03155144A JP1295672A JP29567289A JPH03155144A JP H03155144 A JPH03155144 A JP H03155144A JP 1295672 A JP1295672 A JP 1295672A JP 29567289 A JP29567289 A JP 29567289A JP H03155144 A JPH03155144 A JP H03155144A
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- conductor
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-
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- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は導体回路を形成してなる支持板にベアー半導体
ＩＣチップを実装する方法に関する。
ＩＣチップを実装する方法に関する。
〈従来の技術〉
ヘアー半導体ＩＣチンブを支持板に実装する方法として
、ワイヤーボンディング法がある。第２図（ａ）はこの
ワイヤーボンディング法によりベアー半導体ＩＣチップ
を支持板に実装した平面構造を示しており、第２図（ａ
′）はそのＡ−Ａ’に沿った断面構造を示す。支持板１
の主面上にベアー半導体ＩＣチップ２が設けられその表
面上に設けられた導体パ・ンド３と支持板１上の導体バ
タ−ン４とが金、アルミニウム、銅等の金属細線５で接
続されている。この支持板１上のベアー半導体ＩＣチッ
プ２および金属細線５は例えばシリコン、エポキシなど
の樹脂６により封止されている。
、ワイヤーボンディング法がある。第２図（ａ）はこの
ワイヤーボンディング法によりベアー半導体ＩＣチップ
を支持板に実装した平面構造を示しており、第２図（ａ
′）はそのＡ−Ａ’に沿った断面構造を示す。支持板１
の主面上にベアー半導体ＩＣチップ２が設けられその表
面上に設けられた導体パ・ンド３と支持板１上の導体バ
タ−ン４とが金、アルミニウム、銅等の金属細線５で接
続されている。この支持板１上のベアー半導体ＩＣチッ
プ２および金属細線５は例えばシリコン、エポキシなど
の樹脂６により封止されている。
この封止により湿気等による腐食や外部からの衝撃等に
対しベアー半導体ＩＣチップ２および金属細線５は保護
されている。
対しベアー半導体ＩＣチップ２および金属細線５は保護
されている。
〈発明が解決しようとする課題〉
ＩＣが大型化するに従い集積度が増加すると導体パッド
３の配列ピッチが減少し、さらに第１図（ｂ）で示すよ
うに導体パッド３をベアー半導体ＩＣチップの表面全体
に配列する必要がある。しかしワイヤーボンディング法
では導体パッド３と導体配線４の接合部分はボール状に
形成された金属細線５の先端を超音波と熱および荷重を
加えることにより、第３図の５′のようにつぶれた形状
となる。例えば金属細線５の線径を２５μｍとした場合
、５′の大きさは８０〜１００μｍとなり、導体パッド
３の配列ピッチは概ね１１０μｍ以上にしなければなら
ない。したがって導体パッド３の配列ピッチが小さくな
るとワイヤーボンディング法では限界が生じる。また導
体パッド３がベアー半導体ＩＣチップ２の表面全体に配
列される場合、ワイヤーボンディング法では第３図で示
すように金属細線５がベアー半導体ＩＣチップ２の角部
等に接触するため使用できない。さらに厚さを薄くして
実装する場合、ワイヤーボンディング法では金属細線５
の高くなった部分を樹脂６でカバーする必要があるため
一定以上薄くできない。
３の配列ピッチが減少し、さらに第１図（ｂ）で示すよ
うに導体パッド３をベアー半導体ＩＣチップの表面全体
に配列する必要がある。しかしワイヤーボンディング法
では導体パッド３と導体配線４の接合部分はボール状に
形成された金属細線５の先端を超音波と熱および荷重を
加えることにより、第３図の５′のようにつぶれた形状
となる。例えば金属細線５の線径を２５μｍとした場合
、５′の大きさは８０〜１００μｍとなり、導体パッド
３の配列ピッチは概ね１１０μｍ以上にしなければなら
ない。したがって導体パッド３の配列ピッチが小さくな
るとワイヤーボンディング法では限界が生じる。また導
体パッド３がベアー半導体ＩＣチップ２の表面全体に配
列される場合、ワイヤーボンディング法では第３図で示
すように金属細線５がベアー半導体ＩＣチップ２の角部
等に接触するため使用できない。さらに厚さを薄くして
実装する場合、ワイヤーボンディング法では金属細線５
の高くなった部分を樹脂６でカバーする必要があるため
一定以上薄くできない。
本発明は上記事情に鑑みてなされたものであり、その目
的はベアー半導体ＩＣチップの導体パッドの配列ピッチ
が小さい場合でも接続を可能とし、かつ厚さを薄くする
ベアー半導体ＩＣチップ実装方法を提供することである
。
的はベアー半導体ＩＣチップの導体パッドの配列ピッチ
が小さい場合でも接続を可能とし、かつ厚さを薄くする
ベアー半導体ＩＣチップ実装方法を提供することである
。
く課題を解決するための手段〉
本発明のベアー半導体ＩＣチップ実装方法は、導体回路
を形成してなる支持板にベアー半導体ＩＣチップを実装
する方法において、 下記（ａ）−（ｂ）−（ｃ）−（ｄ）−（ｅ）の順に各
工程を経て、かつ（ｅ）の工程を１回以上くりかえし行
うことを特徴とする。
を形成してなる支持板にベアー半導体ＩＣチップを実装
する方法において、 下記（ａ）−（ｂ）−（ｃ）−（ｄ）−（ｅ）の順に各
工程を経て、かつ（ｅ）の工程を１回以上くりかえし行
うことを特徴とする。
（ａ）ベアー半導体ＩＣチップの厚さより所定分厚い絶
縁フィルムにあらかじめベアー半導体ｒｃチップの外形
形状より所定分大きい穴を形成する。
縁フィルムにあらかじめベアー半導体ｒｃチップの外形
形状より所定分大きい穴を形成する。
（ｂ）この絶縁フィルムを上記支持板に接着剤を介して
貼り合わせる。
貼り合わせる。
（ｃ）上記ベアー半導体ＩＣチップを接着剤を介して上
記絶縁フィルムの穴部に接着する。
記絶縁フィルムの穴部に接着する。
（ｄ）ヘアー半導体Ｉ″Ｃチップと絶縁フィルムの空隙
およびベアー半導体ＩＣチップの表面を絶縁フィルムと
同種の液状樹脂で絶縁フィルム層と高さが均一になるよ
うに塗布した後、熱硬化する。
およびベアー半導体ＩＣチップの表面を絶縁フィルムと
同種の液状樹脂で絶縁フィルム層と高さが均一になるよ
うに塗布した後、熱硬化する。
（ｅ）ベアー半導体ＩＣチップ上の導体パッド部の上部
の樹脂をフォトリソ法で除去した後、全面に導体膜を形
成し、フォトリソ法で所定の導体配線を形成する。
の樹脂をフォトリソ法で除去した後、全面に導体膜を形
成し、フォトリソ法で所定の導体配線を形成する。
〈作用〉
本発明において、ベアー半導体ＩＣチップを絶縁フィル
ムの穴部に接着した後、液状樹脂を充填した後熱硬化し
、フォトリソ法で導体配線を形成するので導体配線の線
幅、間隔は数μｍとなる。
ムの穴部に接着した後、液状樹脂を充填した後熱硬化し
、フォトリソ法で導体配線を形成するので導体配線の線
幅、間隔は数μｍとなる。
したがって、ベアー半導体ＩＣチップの導体パッドの配
列ピッチを小さくすることができる。また薄膜導体を平
面的に形成するので厚さは薄くなる。
列ピッチを小さくすることができる。また薄膜導体を平
面的に形成するので厚さは薄くなる。
〈実施例〉
第１図（ａ）〜（ｇ）は本発明の一実施例の方法におけ
る段階的構造を示したものであり、（ａ′）〜（ｇ′）
はその各段階においてＡ−Ａ’に沿った断面構造を示し
たものである。以下図の工程にしたがって説明する。
る段階的構造を示したものであり、（ａ′）〜（ｇ′）
はその各段階においてＡ−Ａ’に沿った断面構造を示し
たものである。以下図の工程にしたがって説明する。
（ａ）導体配線４を例えばプリント基板やセラミックス
配線板などによる支持板１上に形成し、所定の厚さを有
する絶縁フィルム７をベアー半導体Ｉｃチップの外形形
状より所定分大きい穴を金型等で抜いた後、支持板１に
接着剤で貼りつける。
配線板などによる支持板１上に形成し、所定の厚さを有
する絶縁フィルム７をベアー半導体Ｉｃチップの外形形
状より所定分大きい穴を金型等で抜いた後、支持板１に
接着剤で貼りつける。
（ｂ）絶、Ｉフィルム７の穴部にベアー半導体ＩＣチッ
プ２を接着剤により接着する。（ｃ）絶縁フィルム７と
ベアー半導体ＩＣチップ２の空隙部分およびベアー半導
体ＩＣチップ２の表面に絶縁フィルム７と同種の液状樹
脂８を絶縁フィルム７と同じ高さになるように均一に塗
布した後、熱硬化する。
プ２を接着剤により接着する。（ｃ）絶縁フィルム７と
ベアー半導体ＩＣチップ２の空隙部分およびベアー半導
体ＩＣチップ２の表面に絶縁フィルム７と同種の液状樹
脂８を絶縁フィルム７と同じ高さになるように均一に塗
布した後、熱硬化する。
（ｄ）ヘアー半導体ＩＣチップ２上の導体パッド３の上
部の樹脂をフォトリソ法で除去する。
部の樹脂をフォトリソ法で除去する。
（ｅ）スパッタ、蒸着等により（ｄ）の状態の表面全体
にアルミニウム、銅等の導体膜を成膜した後、フォ）
ＩＪソ法で所望の導体配線９を形成する。
にアルミニウム、銅等の導体膜を成膜した後、フォ）
ＩＪソ法で所望の導体配線９を形成する。
（ｆ）（ｅ）の状態の表面全体に（ｃ）と同様の液状樹
脂８を均一に塗布した後、フォトリソ法で（ｄ）、（ｅ
）で導体配線９と接続されていない導体パッド３の上部
を除去する。
脂８を均一に塗布した後、フォトリソ法で（ｄ）、（ｅ
）で導体配線９と接続されていない導体パッド３の上部
を除去する。
（ｇ）スパッタ、蒸着等により（ｆ）の状態の表面全体
にアルミニウム、銅等の導体膜を成膜した後、フォトリ
ソ法で所定の導体配線９を形成する。
にアルミニウム、銅等の導体膜を成膜した後、フォトリ
ソ法で所定の導体配線９を形成する。
その後、ヘアー半導体ＩＣチップ２、導体配線９を湿気
等による腐食および外部からの衝撃から保護するために
液状樹脂８をフォトリソ法あるいはスクリーン印刷法に
より所定の形状に塗布する。
等による腐食および外部からの衝撃から保護するために
液状樹脂８をフォトリソ法あるいはスクリーン印刷法に
より所定の形状に塗布する。
〈発明の効果〉
本発明では、絶縁フィルムの穴部にベアー半導体ＩＣチ
ップをグイボンドした後、液状樹脂、薄膜導体による多
層配線をフォトリソ法により形成する為、ヘアー半導体
ＩＣチップの導体パッドの配列ピッチが小さい場合ある
いはベアー半導体ＩＣチップの表面全体に導体パッドを
配列する場合においても接続が容易である。しかも、薄
膜導体を平面的に形成するので厚さを薄くすることがで
きる。さらに、表面全体を液状樹脂でコーティングする
ので信頼性の高いベアー半導体ＩＣチップの実装が実現
できる。
ップをグイボンドした後、液状樹脂、薄膜導体による多
層配線をフォトリソ法により形成する為、ヘアー半導体
ＩＣチップの導体パッドの配列ピッチが小さい場合ある
いはベアー半導体ＩＣチップの表面全体に導体パッドを
配列する場合においても接続が容易である。しかも、薄
膜導体を平面的に形成するので厚さを薄くすることがで
きる。さらに、表面全体を液状樹脂でコーティングする
ので信頼性の高いベアー半導体ＩＣチップの実装が実現
できる。
第１図は本発明方法の実施例を経時的に示す図、第２図
および第３図は従来例の説明図である。 １・・・支持板 ２・・・ヘアー半導体ＩＣチップ ３・・・導体パッド ４・・・導体配線 ５・・・金属細線 ・樹脂 ・絶縁フィルム ・液状樹脂 ・導体配線 第１図
および第３図は従来例の説明図である。 １・・・支持板 ２・・・ヘアー半導体ＩＣチップ ３・・・導体パッド ４・・・導体配線 ５・・・金属細線 ・樹脂 ・絶縁フィルム ・液状樹脂 ・導体配線 第１図
Claims (1)
- 【特許請求の範囲】 導体回路を形成してなる支持板にベアー半導体ＩＣチッ
プを実装する方法において、 下記（ａ）→（ｂ）→（ｃ）→（ｄ）→（ｅ）の順に各
工程を経て、かつ（ｅ）の工程を１回以上くりかえし行
うことを特徴とするベアー半導体ＩＣチップ実装方法。 （ａ）ベアー半導体ＩＣチップの厚さより所定分厚い絶
縁フィルムにあらかじめベアー半導 体ＩＣチップの外形形状より所定分大きい 穴を形成する。 （ｂ）この絶縁フィルムを上記支持板に接着剤を介して
貼り合わせる。 （ｃ）上記ベアー半導体ＩＣチップを接着剤を介して上
記絶縁フィルムの穴部に接着する。 （ｄ）ベアー半導体ＩＣチップと絶縁フィルムの空隙お
よびベアー半導体ＩＣチップの表面 を絶縁フィルムと同種の液状樹脂で絶縁フ ィルム層と高さが均一になるように塗布し た後、熱硬化する。 （ｅ）ベアー半導体ＩＣチップ上の導体パッド部の上部
の樹脂をフォトリソ法で除去した後、全面に導体膜を形
成し、フォトリソ法で所 定の導体配線を形成する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295672A JPH03155144A (ja) | 1989-11-13 | 1989-11-13 | ベアー半導体ｉｃチップ実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295672A JPH03155144A (ja) | 1989-11-13 | 1989-11-13 | ベアー半導体ｉｃチップ実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155144A true JPH03155144A (ja) | 1991-07-03 |
Family
ID=17823695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295672A Pending JPH03155144A (ja) | 1989-11-13 | 1989-11-13 | ベアー半導体ｉｃチップ実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155144A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495914B1 (en) | 1997-08-19 | 2002-12-17 | Hitachi, Ltd. | Multi-chip module structure having conductive blocks to provide electrical connection between conductors on first and second sides of a conductive base substrate |
| WO2002047162A3 (en) * | 2000-12-08 | 2003-08-07 | Intel Corp | Microelectronic package having an integrated heat sink and build-up layers |
| WO2002078078A3 (en) * | 2001-03-26 | 2003-12-18 | Intel Corp | Dispensing process for fabrication of microelectronic packages |
| US7078788B2 (en) | 2000-08-16 | 2006-07-18 | Intel Corporation | Microelectronic substrates with integrated devices |
-
1989
- 1989-11-13 JP JP1295672A patent/JPH03155144A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495914B1 (en) | 1997-08-19 | 2002-12-17 | Hitachi, Ltd. | Multi-chip module structure having conductive blocks to provide electrical connection between conductors on first and second sides of a conductive base substrate |
| US7078788B2 (en) | 2000-08-16 | 2006-07-18 | Intel Corporation | Microelectronic substrates with integrated devices |
| WO2002047162A3 (en) * | 2000-12-08 | 2003-08-07 | Intel Corp | Microelectronic package having an integrated heat sink and build-up layers |
| WO2002078078A3 (en) * | 2001-03-26 | 2003-12-18 | Intel Corp | Dispensing process for fabrication of microelectronic packages |
| US6706553B2 (en) | 2001-03-26 | 2004-03-16 | Intel Corporation | Dispensing process for fabrication of microelectronic packages |
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