JPH03211771A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH03211771A JPH03211771A JP2005640A JP564090A JPH03211771A JP H03211771 A JPH03211771 A JP H03211771A JP 2005640 A JP2005640 A JP 2005640A JP 564090 A JP564090 A JP 564090A JP H03211771 A JPH03211771 A JP H03211771A
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- conductivity type
- drain
- type base
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ドレイン、ソースおよびゲート電極が半導体
ウェハの一方の面に形成された横型の導電変：Ａ型ＭＯ
５ＦＥＴに関する。
ウェハの一方の面に形成された横型の導電変：Ａ型ＭＯ
５ＦＥＴに関する。
（従来の技術）
導電変調型ＭＯ３ＦＥＴは、ｐｎｐｎ構造を有するがサ
イリスク動作はせず、ＭＯＳゲートにより制御されてバ
イポーラ動作するスイッチング素子である。導電変調型
ＭＯ８ＦＥＴのなかで、ｐｎｐｎ構造を゛１１導体ウェ
ハの表面部に横方向に形成したものが横型導電変調型Ｍ
Ｏ５ＦＥＴと呼ばれる。
イリスク動作はせず、ＭＯＳゲートにより制御されてバ
イポーラ動作するスイッチング素子である。導電変調型
ＭＯ８ＦＥＴのなかで、ｐｎｐｎ構造を゛１１導体ウェ
ハの表面部に横方向に形成したものが横型導電変調型Ｍ
Ｏ５ＦＥＴと呼ばれる。
第１７図はその様な横型導電変調型ＭＯＳＦＥＴの一例
の平面図であり、第１８図（ａ） （ｂ）および（ｃ）
はそれぞれ第２０図のＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ
’断面図である。ｐ−型シリコンウニ１１１１の表面に
ｎ型ベース層１４．１５が形成され、このｎ型ベース層
１４．１５内にｐ＋型ドレイン層１６が形成されている
。ウェハ１１にはまた、ｎ型ベース層１４．１５に隣接
してｐ型ベース層１２が形成され、このｐ型ベース層１
２内にｎ′型ソース層１３が形成されている。ｎ４型ソ
一ス層１３とｎ型ベース層１４に挾まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜１７を介してゲート
電極１８が形成されている。ソース電極２１はソース層
１３と同時にｐ型ベース層１２にコンタクトして配設さ
れ、ドレイン層１６にドレイン電極２４が配設されてい
る。
の平面図であり、第１８図（ａ） （ｂ）および（ｃ）
はそれぞれ第２０図のＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ
’断面図である。ｐ−型シリコンウニ１１１１の表面に
ｎ型ベース層１４．１５が形成され、このｎ型ベース層
１４．１５内にｐ＋型ドレイン層１６が形成されている
。ウェハ１１にはまた、ｎ型ベース層１４．１５に隣接
してｐ型ベース層１２が形成され、このｐ型ベース層１
２内にｎ′型ソース層１３が形成されている。ｎ４型ソ
一ス層１３とｎ型ベース層１４に挾まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜１７を介してゲート
電極１８が形成されている。ソース電極２１はソース層
１３と同時にｐ型ベース層１２にコンタクトして配設さ
れ、ドレイン層１６にドレイン電極２４が配設されてい
る。
横型導７ｆｔ変調型ＭＯＳＦＥＴを大電流用スイッチン
グ素子として構成するためには、長いチャネル幅が必要
である。このため第１７図に示すように、ｎ型ベース層
１４．１５およびその中のｐ＋型ドレイン層１６は、ス
トライプ状パターンをもって複数個に分割されて配置さ
れ、これらを取り囲むようにｐ型ベース層１２およびｎ
＋型ソース層１３が形成されている。したがってゲート
電極１８は、第１７図に破線で示すように、複数のリン
グ状パターンをもって形成され、これが長手方向に引出
されて共通にゲート電極パッド（Ｇ）に導かれている。
グ素子として構成するためには、長いチャネル幅が必要
である。このため第１７図に示すように、ｎ型ベース層
１４．１５およびその中のｐ＋型ドレイン層１６は、ス
トライプ状パターンをもって複数個に分割されて配置さ
れ、これらを取り囲むようにｐ型ベース層１２およびｎ
＋型ソース層１３が形成されている。したがってゲート
電極１８は、第１７図に破線で示すように、複数のリン
グ状パターンをもって形成され、これが長手方向に引出
されて共通にゲート電極パッド（Ｇ）に導かれている。
各ドレイン層にコンタクトするドレイン電極２４は、ゲ
ート電極１８と反対側に引出されて共通にドレイン電極
パッド（Ｄ）に導かれている。ソース電極２１は、ドレ
イン電極１８と噛み合うように配設されて、ソース電極
パッド（Ｓ）に導かれている。この構成例は、３個の導
電変調型ＭＯ８ＦＥＴユニットを並列接続したものとみ
なすことができる。
ート電極１８と反対側に引出されて共通にドレイン電極
パッド（Ｄ）に導かれている。ソース電極２１は、ドレ
イン電極１８と噛み合うように配設されて、ソース電極
パッド（Ｓ）に導かれている。この構成例は、３個の導
電変調型ＭＯ８ＦＥＴユニットを並列接続したものとみ
なすことができる。
この導電度３！Ｊ型ＭＯＳＦＥＴの動作は次の通りであ
る。
る。
ゲート電極１８にソース電極２１に対して正のバイアス
を印加すると、ゲート電極１８下のチャネル領域表面が
反転して、ソース層１３からｎ型ベース層１４に電子が
注入される。この電子電流はｎ型ベース層１５を通って
ｐ＋型ドレイン層１６に入り、素子はターンオンする。
を印加すると、ゲート電極１８下のチャネル領域表面が
反転して、ソース層１３からｎ型ベース層１４に電子が
注入される。この電子電流はｎ型ベース層１５を通って
ｐ＋型ドレイン層１６に入り、素子はターンオンする。
このときドレイン接合が順バイアスされる結果、ｐ゛型
ドレイン層１６からｎ型ベース層１５を通してｎ−型べ
一ス層１４に正孔が注入される。これによりｎ−型ベー
ス層１４には電子と正孔が蓄積されて導電変調が起こる
。この導電変調の効果により、オン時にはｎ−型ベース
層１４の抵抗が実質的に小さいものとなり、極めて小さ
いオン電圧が得られる。ドレイン層１６からｎ−型ベー
ス層１４に注入された正孔は、ｐ型ベース層１２とｎ″
″型ソース層１３がソース電極２１によって短絡されて
いるために、ｐ型ベース層１２のソース層１３直下を通
ってソース電極２１に抜ける。したがってサイリスタ動
作は阻止される。ゲート電極１８をソース電極２１に対
して負または零にバイアスすると、チャネル領域の反転
層が消失して、素子はターンオフする。
ドレイン層１６からｎ型ベース層１５を通してｎ−型べ
一ス層１４に正孔が注入される。これによりｎ−型ベー
ス層１４には電子と正孔が蓄積されて導電変調が起こる
。この導電変調の効果により、オン時にはｎ−型ベース
層１４の抵抗が実質的に小さいものとなり、極めて小さ
いオン電圧が得られる。ドレイン層１６からｎ−型ベー
ス層１４に注入された正孔は、ｐ型ベース層１２とｎ″
″型ソース層１３がソース電極２１によって短絡されて
いるために、ｐ型ベース層１２のソース層１３直下を通
ってソース電極２１に抜ける。したがってサイリスタ動
作は阻止される。ゲート電極１８をソース電極２１に対
して負または零にバイアスすると、チャネル領域の反転
層が消失して、素子はターンオフする。
この従来の導電変調型ＭＯＳＦＥＴには、次のような問
題がある。
題がある。
第１に、ストライプ状パターンを持つドレイン層のエツ
ジ部で電流集中が生じる。なぜなら、エツジ部が半円を
なすストライプ状パターンを持つｎ型ベース層とその中
のｐ型ドレイン層に対して、これを等間隔で取囲むｎ型
ソース層を形成した場合、半円をなすエツジ部に着目す
ると、ドレイン層とソース層の相対向する辺の長さが、
内側にあるドレイン層の方が小さいからである。この電
流集中があるために、大電流動作を行わせると素子破壊
が生じる。
ジ部で電流集中が生じる。なぜなら、エツジ部が半円を
なすストライプ状パターンを持つｎ型ベース層とその中
のｐ型ドレイン層に対して、これを等間隔で取囲むｎ型
ソース層を形成した場合、半円をなすエツジ部に着目す
ると、ドレイン層とソース層の相対向する辺の長さが、
内側にあるドレイン層の方が小さいからである。この電
流集中があるために、大電流動作を行わせると素子破壊
が生じる。
第２は、ドレイン層のエツジ部でラッチアップが生じや
すいことである。ドレイン層１６からの正孔電流は、前
述のようにソース層１３の下のｐ型ベース層１２を通っ
てソース電極２１に抜ける。
すいことである。ドレイン層１６からの正孔電流は、前
述のようにソース層１３の下のｐ型ベース層１２を通っ
てソース電極２１に抜ける。
一方ソース層１３はストライプ状のドレイン層１６を取
囲んで連続的に形成されているが、ゲート電極１８の電
極パッドまでの引き出し電極部、およびドレイン電極２
４の電極パッドまでの引出し電極部では、ソース電極２
１はソース層１３およびｐ型ベース層１２にコンタクト
していない。
囲んで連続的に形成されているが、ゲート電極１８の電
極パッドまでの引き出し電極部、およびドレイン電極２
４の電極パッドまでの引出し電極部では、ソース電極２
１はソース層１３およびｐ型ベース層１２にコンタクト
していない。
すなわち、ストライプ中エツジの部分ではソース層１３
とｐ型ベース層１２が短絡されていない。
とｐ型ベース層１２が短絡されていない。
このために大電流時に、この部分でｐ７５ベース層１２
内の横方向電圧降下によってｐ型ベース層１２とソース
層１３間の接合が順バイアスされて、サイリスタ動作に
入ってしまう。このラッチアップを生じると、ゲート・
ソース間のバイアスを零にしても素子はターンオフしな
いから、やはり素子の破壊につながる。
内の横方向電圧降下によってｐ型ベース層１２とソース
層１３間の接合が順バイアスされて、サイリスタ動作に
入ってしまう。このラッチアップを生じると、ゲート・
ソース間のバイアスを零にしても素子はターンオフしな
いから、やはり素子の破壊につながる。
（発明が解決しようとする課題）
以上のように従来の横型導電変調型
ＭＯＳＦＥＴにおいては、ストライプ状パターンのドレ
イン領域のエツジ部での電流集中やラッチアップによっ
て素子破壊が生じやすいという問題があった。
イン領域のエツジ部での電流集中やラッチアップによっ
て素子破壊が生じやすいという問題があった。
本発明はこの様な問題を解決して、信頼性向上を図った
横型導電変調’１１２Ｍ０８ＦＥＴを提供することを目
的とする。
横型導電変調’１１２Ｍ０８ＦＥＴを提供することを目
的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、ストライプ状パターンを持つドレイン層を取
り囲んでソース層が形成される横型導電変調型ＭＯ５Ｆ
ＥＴにおいて、ストライプ・エツジ部でのドレイン層と
ソース層間の距離を、他の領域でのそれに比べて大にし
たことを特徴とする。
り囲んでソース層が形成される横型導電変調型ＭＯ５Ｆ
ＥＴにおいて、ストライプ・エツジ部でのドレイン層と
ソース層間の距離を、他の領域でのそれに比べて大にし
たことを特徴とする。
本発明はまた、ドレイン層を取り囲んでソース層が形成
される横型導電変調型ＭＯＳＦＥＴにおいて、ゲート電
極およびドレイン電極の引き出し電極部の下にはソース
層が形成されないように、ソース層を分割して配置した
ことを特徴とする。
される横型導電変調型ＭＯＳＦＥＴにおいて、ゲート電
極およびドレイン電極の引き出し電極部の下にはソース
層が形成されないように、ソース層を分割して配置した
ことを特徴とする。
これらの導電変調型ＭＯ３ＦＥＴは、ドレイン層と同じ
導電型の半導体ウェハを用いた場合であるが、用いる半
導体ウェハの導電型を逆にした場合には、ソース層が島
状に形成され、ドレイン層がこれを取り囲む形になる。
導電型の半導体ウェハを用いた場合であるが、用いる半
導体ウェハの導電型を逆にした場合には、ソース層が島
状に形成され、ドレイン層がこれを取り囲む形になる。
この構造においても本発明は有効である。この場合上述
のソースとドレインを逆にして考えればよい。
のソースとドレインを逆にして考えればよい。
またこれらの導電変調型ＭＯ９ＦＥＴは、後に説明する
ように一つの基板に構成されるが、これらの導電変調型
Ｆｖ１０ Ｓ Ｆ Ｅ Ｔを含めて集積化する場合には
、誘電体分離を行う必要がある。そのためには、例えば
酸化膜が形成されたもう一枚の基板を貼り合わせて構成
される誘電体分離ウェハを用いればよい。
ように一つの基板に構成されるが、これらの導電変調型
Ｆｖ１０ Ｓ Ｆ Ｅ Ｔを含めて集積化する場合には
、誘電体分離を行う必要がある。そのためには、例えば
酸化膜が形成されたもう一枚の基板を貼り合わせて構成
される誘電体分離ウェハを用いればよい。
（作用）
本発明によれば、ソース・ドレイン間隔を均一ではなく
、ストライプ等エツジ部でその間隔を大きくすることに
よってこのエツジ部での電流集中を抑制することができ
る。またソース電極をコンタクトさせることができない
ゲート電極やドレイン電極の引き出し電極部の下にはソ
ース層を設けないようにすることによって、これらの部
分で生じるラッチアップを防止することができる。以上
により、信頼性の高い横型導電変調型ＭＯＳＦＥＴが得
られる。
、ストライプ等エツジ部でその間隔を大きくすることに
よってこのエツジ部での電流集中を抑制することができ
る。またソース電極をコンタクトさせることができない
ゲート電極やドレイン電極の引き出し電極部の下にはソ
ース層を設けないようにすることによって、これらの部
分で生じるラッチアップを防止することができる。以上
により、信頼性の高い横型導電変調型ＭＯＳＦＥＴが得
られる。
（実施例）
以下、本発明の詳細な説明する。
第１図は第１の実施例の横型導電変調型ＭＯ５ＦＥＴの
電極レイアウトを示す。第２図は、第１図の要部構成を
ソース、ドレインの拡散層パターンと共に示す。第３図
（ａ） （ｂ）および（Ｃ）は、それぞれ第２図のＡ−
Ａ’、Ｂ−Ｂ’ およびＣ−Ｃ′断面構造を示す。これ
らの図において、従来例の第１７図および第１８図と対
応する部分には、同一符号を付している。ｐ゛型層１１
．と高抵抗のｐ−型層１１□からなるｐ型シリコン・ウ
ェハ１１の表面に、深く低抵抗のｎ型層（ドレインバッ
ファ層）１５と、これより浅く高抵抗のロー型層（ドリ
フト層）１４とからなるｎ型ベース層が、複数個島状に
形成されている。シリコン・ウェハ１１は、例えばｐ”
型シリコン基板にｐ−型層をエピタキシャル成長させた
ものでもよいし、或いはｐ＋型シリコン基板とｐ−型シ
リコン基板を直接接青技術により一体化して形成しても
よい。
電極レイアウトを示す。第２図は、第１図の要部構成を
ソース、ドレインの拡散層パターンと共に示す。第３図
（ａ） （ｂ）および（Ｃ）は、それぞれ第２図のＡ−
Ａ’、Ｂ−Ｂ’ およびＣ−Ｃ′断面構造を示す。これ
らの図において、従来例の第１７図および第１８図と対
応する部分には、同一符号を付している。ｐ゛型層１１
．と高抵抗のｐ−型層１１□からなるｐ型シリコン・ウ
ェハ１１の表面に、深く低抵抗のｎ型層（ドレインバッ
ファ層）１５と、これより浅く高抵抗のロー型層（ドリ
フト層）１４とからなるｎ型ベース層が、複数個島状に
形成されている。シリコン・ウェハ１１は、例えばｐ”
型シリコン基板にｐ−型層をエピタキシャル成長させた
ものでもよいし、或いはｐ＋型シリコン基板とｐ−型シ
リコン基板を直接接青技術により一体化して形成しても
よい。
ｐ＋型層１１．はｎ−或いはｆｌ ’型層であってもよ
い。ｒｌ型ベース層１４．１５の表面にはｐ＋型ドレイ
ン層１６が形成されている。これらのｎ型ベース層１４
．１５およびドレイン層１６の領域を取囲んで、ｎ型ベ
ース層１２が拡散形成され、この中にｎ゛型ソース層１
３が拡散形成されている。ｎ型ベース層１２内には、横
方向抵抗を下げるため、深いｎ型層１９が拡散形成され
、また表面部にコンタクト抵抗を下げるためｐ＋型層２
０が拡散形成されている。ｎ＋型ソース層１３の内側の
ｎ型ベース層１２、さらにその内側のｐ−型シリコン・
ウェハ１１の領域上にゲート酸化膜１７を介して多結晶
シリコン・ゲート電極１８が形成されている。ソース層
１３．ドレイン層１６には夫々、ソース電極２１．ドレ
イン電極２４が形成されている。ソース電極２１は、ソ
ース層１３とその外側のｐ＋型層２０に同時にコンタク
トするように配設されている。またゲート電極１８とド
レイン電極４２の間の素子骨Ｍ酸化膜２２上には、フィ
ールド・プレートとしての高抵抗膜２３が配設されてい
る。高抵抗膜２３は例えば、半絶縁性の多結晶シリコン
膜である。
い。ｒｌ型ベース層１４．１５の表面にはｐ＋型ドレイ
ン層１６が形成されている。これらのｎ型ベース層１４
．１５およびドレイン層１６の領域を取囲んで、ｎ型ベ
ース層１２が拡散形成され、この中にｎ゛型ソース層１
３が拡散形成されている。ｎ型ベース層１２内には、横
方向抵抗を下げるため、深いｎ型層１９が拡散形成され
、また表面部にコンタクト抵抗を下げるためｐ＋型層２
０が拡散形成されている。ｎ＋型ソース層１３の内側の
ｎ型ベース層１２、さらにその内側のｐ−型シリコン・
ウェハ１１の領域上にゲート酸化膜１７を介して多結晶
シリコン・ゲート電極１８が形成されている。ソース層
１３．ドレイン層１６には夫々、ソース電極２１．ドレ
イン電極２４が形成されている。ソース電極２１は、ソ
ース層１３とその外側のｐ＋型層２０に同時にコンタク
トするように配設されている。またゲート電極１８とド
レイン電極４２の間の素子骨Ｍ酸化膜２２上には、フィ
ールド・プレートとしての高抵抗膜２３が配設されてい
る。高抵抗膜２３は例えば、半絶縁性の多結晶シリコン
膜である。
この導電変調型ＭＯ３ＦＥＴの製造工程を簡単に説明す
れば、まず、シリコン・ウェハ１１に深いｎ型層１９を
拡散形成した後、その内側にｎ型層１５、さらにその外
側に連続するｎ−型層１４を拡散形成する。次に厚いフ
ィールド酸化膜２２をウェハ全面に形成する。そして酸
化膜２２を選択エツチングして、露出したウェハ表面に
熱酸化によってゲート酸化膜１７を形成する。次に多結
晶シリコン膜を堆積し、この上にゲート電極のソース側
エツジを決めるフォトレジスト・パターンを形成して多
結晶シリコン膜を選択エツチングする。そして同じ開口
からボロンをイオン注入してｎ型ベース層１２を拡散形
成する。その後ゲート電極のドレイン側エツジを決める
フォトレジスト・パターンを形成してドレイン領域側の
余分な多結晶シリコン膜を選択エツチングして、ゲート
電極１８をバターニングする。そしてドレイン形成領域
上からゲート電極１８の一部に跨がる領域の酸化膜をゲ
ート電極１８が露出するように選択的にエツチングし、
露出したゲート電極１８上からその内側のｎ−型層１４
領域さらにその内側のｎ型層１５領域の一部まで田うよ
うに、高抵抗膜２３をパターン形成する。その後ゲート
電極１８をマスクの一部として用いてｎ＋型ソース層１
３を形成する。次いで、高抵抗膜２３をマスクの一部と
して用い、残りのマスクをフォトレジストで形成して、
ｎ型ベース層内にｐ＋型ドレイン層１６を、またｐ型ベ
ース層内にコンタクト抵抗を下げるためのｐ＋型層２０
を拡散形成する。そして全面に絶縁膜２５を堆積し、コ
ンタクト孔を開けてドレイン電極２４およびソース電極
２１を形成する。
れば、まず、シリコン・ウェハ１１に深いｎ型層１９を
拡散形成した後、その内側にｎ型層１５、さらにその外
側に連続するｎ−型層１４を拡散形成する。次に厚いフ
ィールド酸化膜２２をウェハ全面に形成する。そして酸
化膜２２を選択エツチングして、露出したウェハ表面に
熱酸化によってゲート酸化膜１７を形成する。次に多結
晶シリコン膜を堆積し、この上にゲート電極のソース側
エツジを決めるフォトレジスト・パターンを形成して多
結晶シリコン膜を選択エツチングする。そして同じ開口
からボロンをイオン注入してｎ型ベース層１２を拡散形
成する。その後ゲート電極のドレイン側エツジを決める
フォトレジスト・パターンを形成してドレイン領域側の
余分な多結晶シリコン膜を選択エツチングして、ゲート
電極１８をバターニングする。そしてドレイン形成領域
上からゲート電極１８の一部に跨がる領域の酸化膜をゲ
ート電極１８が露出するように選択的にエツチングし、
露出したゲート電極１８上からその内側のｎ−型層１４
領域さらにその内側のｎ型層１５領域の一部まで田うよ
うに、高抵抗膜２３をパターン形成する。その後ゲート
電極１８をマスクの一部として用いてｎ＋型ソース層１
３を形成する。次いで、高抵抗膜２３をマスクの一部と
して用い、残りのマスクをフォトレジストで形成して、
ｎ型ベース層内にｐ＋型ドレイン層１６を、またｐ型ベ
ース層内にコンタクト抵抗を下げるためのｐ＋型層２０
を拡散形成する。そして全面に絶縁膜２５を堆積し、コ
ンタクト孔を開けてドレイン電極２４およびソース電極
２１を形成する。
この実施例では、ｎ型ベース層１４．１５、およびこの
中に形成されるドレイン層１６はストライプ状パターン
をなして３個に分割配置され、これらの周囲にソース層
１３が形成されている。ゲート電極１８は、第１図およ
び第２図において破線で示しているが、図のように細長
いリング状をなし、そのエツジ部は半円をなしている。
中に形成されるドレイン層１６はストライプ状パターン
をなして３個に分割配置され、これらの周囲にソース層
１３が形成されている。ゲート電極１８は、第１図およ
び第２図において破線で示しているが、図のように細長
いリング状をなし、そのエツジ部は半円をなしている。
第２図は、第１図の中の一つのＭＯ３ＦＥＴユニット部
を拡大して、電極レイアウトと重ねてソース、ドレイン
層のレイアウトを示しているが、図から明らかなように
ドレイン層１６とソース層１３間の距離は均一ではない
。ストライプ・パターンの直線部でのドレイン・ソース
間距離ａに対して、ゲート電極１８の引出し電極部１８
ａおよびドレイン電極２４の引出し電極部２４ａ１すな
わちストライプ・エツジ部でのドレイン０ソース間距離
すは、 ａａ に設定されている。この構造は先の製造プロセス説明で
は詳細に述べなかったが、次のようにして得られる。す
なわち高抵抗膜２３は、ゲート電極１８のパターンと相
似のリング状パターンをもって、ゲーＩｆ極１８に一部
重なり、それより内側まで覆うように形成する。そして
ドレイン層１６の不純物ドーピングに際しては、その直
線部は高抵抗膜２３をマスクとし、エツジ部では高抵抗
膜２３より内側を覆うようにフォトレジスト・マスクを
形成する。これによって、第３図（ｂ） 、 （ｅ）の
断面図にも示したように、ストライプ拳エツジではドレ
イン層１６がｎ型ベース層１５のエツジより大きく後退
した状態が得られる。
を拡大して、電極レイアウトと重ねてソース、ドレイン
層のレイアウトを示しているが、図から明らかなように
ドレイン層１６とソース層１３間の距離は均一ではない
。ストライプ・パターンの直線部でのドレイン・ソース
間距離ａに対して、ゲート電極１８の引出し電極部１８
ａおよびドレイン電極２４の引出し電極部２４ａ１すな
わちストライプ・エツジ部でのドレイン０ソース間距離
すは、 ａａ に設定されている。この構造は先の製造プロセス説明で
は詳細に述べなかったが、次のようにして得られる。す
なわち高抵抗膜２３は、ゲート電極１８のパターンと相
似のリング状パターンをもって、ゲーＩｆ極１８に一部
重なり、それより内側まで覆うように形成する。そして
ドレイン層１６の不純物ドーピングに際しては、その直
線部は高抵抗膜２３をマスクとし、エツジ部では高抵抗
膜２３より内側を覆うようにフォトレジスト・マスクを
形成する。これによって、第３図（ｂ） 、 （ｅ）の
断面図にも示したように、ストライプ拳エツジではドレ
イン層１６がｎ型ベース層１５のエツジより大きく後退
した状態が得られる。
したがってこの実施例の導電変調型ＭＯ８ＦＥＴでは、
ｎ型ベース層１５の横方向抵抗の分布を見ると、ストラ
イプ・エツジでは直線部に比べて大きくなっている。こ
の結果、ストライプ・エツジではドレイン層１６に対向
するソース層１３の辺が長いにもかかわらず、ｎ型ベー
ス層１５内の正孔電流の分布はほぼ均一になる。したが
って従来のようなストライプ・エツジ部での電流集中が
生じに＜＜、信頼性の高い導電変調型ＭＯ３ＦＥＴが得
られる。
ｎ型ベース層１５の横方向抵抗の分布を見ると、ストラ
イプ・エツジでは直線部に比べて大きくなっている。こ
の結果、ストライプ・エツジではドレイン層１６に対向
するソース層１３の辺が長いにもかかわらず、ｎ型ベー
ス層１５内の正孔電流の分布はほぼ均一になる。したが
って従来のようなストライプ・エツジ部での電流集中が
生じに＜＜、信頼性の高い導電変調型ＭＯ３ＦＥＴが得
られる。
第４図および第５図は、第２の実施例の横型導電変調型
ＭＯ３ＦＥＴの要部構造を、第１の実施例の第２図およ
び第３図にそれぞれ対応させて示す図である。この実施
例では、ストライプ・エツジ部でドレイン層１６を後退
させていない。その代わりに、このエツジ部すなわちド
レイン電極２４の引出し電極部２４ａおよびゲート電極
］８の引出し電極部１８ａの下には・ソース層がない領
域２６．２７が設けてられている。換言すれば、ソース
層１３が、ドレイン層１６の直線部の両側に二つのソー
ス層１３．．１３２として分胡されて配置されてＭＯＳ
ＦＥＴユニットが構成されている。ドレイン電極２４お
よびゲート電極１８をそれぞれの電極パッドに導くため
の引出し電極部２４ａ、ＩｇＢが、ソース層が形成され
ていない領域２６．２７上を通るようにレイアウトされ
ている。
ＭＯ３ＦＥＴの要部構造を、第１の実施例の第２図およ
び第３図にそれぞれ対応させて示す図である。この実施
例では、ストライプ・エツジ部でドレイン層１６を後退
させていない。その代わりに、このエツジ部すなわちド
レイン電極２４の引出し電極部２４ａおよびゲート電極
］８の引出し電極部１８ａの下には・ソース層がない領
域２６．２７が設けてられている。換言すれば、ソース
層１３が、ドレイン層１６の直線部の両側に二つのソー
ス層１３．．１３２として分胡されて配置されてＭＯＳ
ＦＥＴユニットが構成されている。ドレイン電極２４お
よびゲート電極１８をそれぞれの電極パッドに導くため
の引出し電極部２４ａ、ＩｇＢが、ソース層が形成され
ていない領域２６．２７上を通るようにレイアウトされ
ている。
この実施例によれば、ゲート引出し電極部１８ａおよび
ドレイン引出し電極部２４ａがあるためのソース電極２
１をコンタクトさせることができない領域にはソース層
が形成されていないため、これらの部分でラッチアップ
が生じる事態が防止される。したがってこの実施例によ
っても、信頼性の高い横型導電変調型〜ｌ０８ＦＥＴが
得られる。
ドレイン引出し電極部２４ａがあるためのソース電極２
１をコンタクトさせることができない領域にはソース層
が形成されていないため、これらの部分でラッチアップ
が生じる事態が防止される。したがってこの実施例によ
っても、信頼性の高い横型導電変調型〜ｌ０８ＦＥＴが
得られる。
第６図および第７図は、第３の実施例の横型導電変調型
ＭＯ８ＦＥＴの要部構造を示す。この実施例では、第１
．第２の実施例の構造と比較して明らかなように、第１
の実施例と第２の実施例を組み合わせた構造を採用して
いる。
ＭＯ８ＦＥＴの要部構造を示す。この実施例では、第１
．第２の実施例の構造と比較して明らかなように、第１
の実施例と第２の実施例を組み合わせた構造を採用して
いる。
したがってこの実施例によっても、信頼性の高い導電変
調型Ｍ ＯＳ Ｆ Ｅ Ｔがｉ′）られる。
調型Ｍ ＯＳ Ｆ Ｅ Ｔがｉ′）られる。
第８図は、；Ｓ４の実施例の横型導電変調型ＭＯ３ＦＥ
Ｔの要部構造である。これは第３の実施例をさらに改良
した実施例である。第６図と比較して明らかなようにこ
の実施例では、二つに分割されるソース層１３＋、１３
□が、ドレイン層１６の直線部にほぼ対応するようなス
トライプ状パターンをもって形成されている。
Ｔの要部構造である。これは第３の実施例をさらに改良
した実施例である。第６図と比較して明らかなようにこ
の実施例では、二つに分割されるソース層１３＋、１３
□が、ドレイン層１６の直線部にほぼ対応するようなス
トライプ状パターンをもって形成されている。
この実施例によれば、第３の実施例に比べてソース面積
がわずかに小さくなるが、ストライプ・エツジ部での電
流集中やラッチアップに起因する素子破壊はより確実に
防止することができる。
がわずかに小さくなるが、ストライプ・エツジ部での電
流集中やラッチアップに起因する素子破壊はより確実に
防止することができる。
ここまでの実施例は、すべてｐ−型シリコン・ウェハを
用いた。以下に、ｎ−型シリコン・ウェハを用いた実施
例を説明する。この場合、レイアウト上、ソースとドレ
インの関係はこれまでとは逆になる。
用いた。以下に、ｎ−型シリコン・ウェハを用いた実施
例を説明する。この場合、レイアウト上、ソースとドレ
インの関係はこれまでとは逆になる。
第９図は、第５の実施例の横型導電変調型ＭＯ３ＦＥＴ
の電極レイアウトを示す。第１０図は、第９図の要部構
成をソース、ドレインの拡散層パターンと共に示す。第
１１図（ａ） （ｂ）および（ｃ）は、それぞれ第１０
図のＡ−Ａ’ 、Ｂ−８’およびｃ−ｃ’断面構造を示
す。これらの図においても、先の各実施例と対応する部
分には同一符号を付しである。第１１図に示すようにこ
の実施例では、ｎ＋型層３１１と高抵抗ｎ−型層３１２
とからなるロー型シリコン・ウェハ３１を用いている。
の電極レイアウトを示す。第１０図は、第９図の要部構
成をソース、ドレインの拡散層パターンと共に示す。第
１１図（ａ） （ｂ）および（ｃ）は、それぞれ第１０
図のＡ−Ａ’ 、Ｂ−８’およびｃ−ｃ’断面構造を示
す。これらの図においても、先の各実施例と対応する部
分には同一符号を付しである。第１１図に示すようにこ
の実施例では、ｎ＋型層３１１と高抵抗ｎ−型層３１２
とからなるロー型シリコン・ウェハ３１を用いている。
ｎ型ベース層１２がストライプ状パターンをもって複数
個（図の場合３個）の島状に形成されている。そして谷
ｐ型ベース層１２の周辺部に、第１０図に示すように、
リング状をなしてｎ”Ｍソース層１３が拡散形成されて
いる。ｐ！４２ベース層１２を取り囲んでｎ型ベース層
１５が形成され、その中にｐ’型ドレイン層１６が形成
されている。
個（図の場合３個）の島状に形成されている。そして谷
ｐ型ベース層１２の周辺部に、第１０図に示すように、
リング状をなしてｎ”Ｍソース層１３が拡散形成されて
いる。ｐ！４２ベース層１２を取り囲んでｎ型ベース層
１５が形成され、その中にｐ’型ドレイン層１６が形成
されている。
ゲート電極１８はリング状にパターン形成されているが
、これまでの実施例と異なり、その引き出し電極部１８
ａは、ソース電極２１およびドレイン電極２４と同じ金
属膜により形成されている。
、これまでの実施例と異なり、その引き出し電極部１８
ａは、ソース電極２１およびドレイン電極２４と同じ金
属膜により形成されている。
これは、高電位の印加されるドレインが素子の中心部に
あるこれまでの実施例と異なり、ゲートの引き出し電極
部をゲート電極と同時に薄い酸化膜上に多結晶シリコン
朕により形成した場合には、ドレインの高電位により簡
ｔ１１に絶縁破壊を生じてしまうからである。このため
、第９図、第１０図に示すようにソース電極２１内に一
部くりぬきを設けた状態で、厚い絶縁膜２５上にゲート
引出し電極部１８ａを１１３成している。そしてこの引
出し電極部１８ａは、素子鎖酸から所定距離はなれて形
成された多結晶シリコン配線１８ｂに接続されてポンデ
ィングパッド領域まで導かれるようになっている。
あるこれまでの実施例と異なり、ゲートの引き出し電極
部をゲート電極と同時に薄い酸化膜上に多結晶シリコン
朕により形成した場合には、ドレインの高電位により簡
ｔ１１に絶縁破壊を生じてしまうからである。このため
、第９図、第１０図に示すようにソース電極２１内に一
部くりぬきを設けた状態で、厚い絶縁膜２５上にゲート
引出し電極部１８ａを１１３成している。そしてこの引
出し電極部１８ａは、素子鎖酸から所定距離はなれて形
成された多結晶シリコン配線１８ｂに接続されてポンデ
ィングパッド領域まで導かれるようになっている。
そしてこの実施例においては、ストライプ状パターンで
形成されたｎ型ベース層１５のストライプ・エツジ部に
はドレイン層が対向しないように、すなわち第１０図に
示したようにｎ型ベース層１２の長辺部にのみ対向する
ように二つに分割されたストライプ状ドレイン層１６．
，１６□を形成している。
形成されたｎ型ベース層１５のストライプ・エツジ部に
はドレイン層が対向しないように、すなわち第１０図に
示したようにｎ型ベース層１２の長辺部にのみ対向する
ように二つに分割されたストライプ状ドレイン層１６．
，１６□を形成している。
この実施例によっても、ストライプ・エツジ部での電流
集中やラッチアップが確実に防止される。
集中やラッチアップが確実に防止される。
第１２図および第１３図は、第５の実施例をさらに改良
した第６の実施例の横型導電変調型ＭＯＳ Ｆ Ｅ Ｔ
の要部構造を、それぞれ第１０図および第１１図に対応
させて示している。この実施例では、先の第５の実施例
に対して更に、ｎ型ベース層１２内に形成されるソース
層］３を、ストライプ串エツジには設けないように二つ
のソース層１．３．．１３□として分割して配置してい
る。
した第６の実施例の横型導電変調型ＭＯＳ Ｆ Ｅ Ｔ
の要部構造を、それぞれ第１０図および第１１図に対応
させて示している。この実施例では、先の第５の実施例
に対して更に、ｎ型ベース層１２内に形成されるソース
層］３を、ストライプ串エツジには設けないように二つ
のソース層１．３．．１３□として分割して配置してい
る。
この実施例によれば、−層信頼性向上が図られる。
以上の実施例では、導電変調型ＭＯ８ＦＥＴユニットが
ストライプ状をなす場合を専ら説明したが、ＭＯＳＦＥ
Ｔユニットが他のパターン形状であっても本発明は有効
である。
ストライプ状をなす場合を専ら説明したが、ＭＯＳＦＥ
Ｔユニットが他のパターン形状であっても本発明は有効
である。
例えば第１４図および第１５図は、導電変調型ＭＯＳＦ
ＥＴユニットを正方形パターンとした第７の実施例の電
極レイアウトとその一つのユニットについてのソース、
ドレイン層のレイアウトを、それぞれ第１図および第４
図に々・Ｉ応させて示したものである。
ＥＴユニットを正方形パターンとした第７の実施例の電
極レイアウトとその一つのユニットについてのソース、
ドレイン層のレイアウトを、それぞれ第１図および第４
図に々・Ｉ応させて示したものである。
また以上の実施例では、ドレインまたはソースが３個に
分割された場合を説明したが、分割個数は２個でもよい
し、４個以上でもよい。更に、７ヒ流容量が比較的小さ
くてよい場合には、複数個のユニットに分割しなくても
よく、その様な場合でも本発明は有効である。
分割された場合を説明したが、分割個数は２個でもよい
し、４個以上でもよい。更に、７ヒ流容量が比較的小さ
くてよい場合には、複数個のユニットに分割しなくても
よく、その様な場合でも本発明は有効である。
更にまた、上記δ実施例に対して第１６図（ａ）〜（Ｃ
）のような素子構造を導入した場合にも、本発明は有効
である。第１６図（ａ）は、ドレイン層１６の一部表面
にｎ型ベース層１５を露出させ、これをｎ＋型層４１に
よってドレイン電極２４に接続して、所謂アノード・シ
ョート構造としだものである。第１６図（ａ＞では、ｎ
′″型層４１をドレイン層１６より浅く形成しているが
、第１６図（ｂ）はｎ゛型層４１をドレイン層１６より
深く形成した場合である。第１６図（Ｃ）は、ソース側
のみならずドレイン側にしゲート絶縁１１％４２を介し
てゲート電極４３を設けたダブルゲート構造としたもの
である。
）のような素子構造を導入した場合にも、本発明は有効
である。第１６図（ａ）は、ドレイン層１６の一部表面
にｎ型ベース層１５を露出させ、これをｎ＋型層４１に
よってドレイン電極２４に接続して、所謂アノード・シ
ョート構造としだものである。第１６図（ａ＞では、ｎ
′″型層４１をドレイン層１６より浅く形成しているが
、第１６図（ｂ）はｎ゛型層４１をドレイン層１６より
深く形成した場合である。第１６図（Ｃ）は、ソース側
のみならずドレイン側にしゲート絶縁１１％４２を介し
てゲート電極４３を設けたダブルゲート構造としたもの
である。
［発明の効果］
以上に説明したように本発明によれば、ソース。
ドレイン拡散層のレイアウトを改良することによって、
電流集中やラッチアップを抑制して信頼性向上を図った
横型導電変調型ＭＯ８ＦＥＴを！２はすることができる
。
電流集中やラッチアップを抑制して信頼性向上を図った
横型導電変調型ＭＯ８ＦＥＴを！２はすることができる
。
第１図は本発明の第１の実施例の導電嚢調型ＭＯ３ＦＥ
Ｔの電極レイアウトを示す図、第２図はその一部を拡大
してソース、ドレイン層と共に電極レイアウトを示す図
、 第３図（ａ） （ｂ）および（Ｃ）はそれぞれ第２図の
Ａ−Ａ’Ｂ−Ｂ’およびｃ−ｃ’断面図、第４図は第２
の実施例の要部構造を第２図に対応させて示す図、 第５図（ａ） （ｂ）および（Ｃ）はそれぞれ第４図の
Ａ−Ａ’ Ｂ−Ｂ’ およびｃ−ｃ’断面図、第６図
は第３の実施例の要部構造を第２図に対応させて示す図
、 第７図（ａ） （ｂ）および（Ｃ）はそれぞれ第６図の
Ａ−Ａ’ Ｂ−Ｂ’およびｃ−ｃ’断面図、第８図は
第４の実施例の要部構造を第２図に対応させて示す図、 第９図は第５の実施例の電極レイアウトを第１図に対応
させて示す図、 第１０図はその一部を拡大してソース、ドレイン層と共
に電極レイアウトを示す図、 第１１図（ａ） （ｂ）および（ｃ）はそれぞれ第１０
図のＡ−Ａ’、Ｂ−Ｂ’ およびｃ−ｃ’断面図、第１
２図は第６の実施例の要部構造を第１０図に対応させて
示す図、 第１３図（ａ） （ｂ）および（ｃ）はそれぞれ第１２
図のＡ−Ａ’、Ｂ−Ｂ’ およびｃ−ｃ’断面図、第１
４図は第７の実施例の横型導電変調型ＭＯ５ＦＥＴの電
極レイアウトを示す図、第１５図はその一部を拡大して
ソース、ドレイン層と共に電極レイアウトを示す図、 第１６図（ａ）〜（ｃ）は更に他の実施例の素子構造を
示す図、 第１７図は従来の横型導電変調型ＭＯ３ＦＥＴの電極レ
イアウトを示す図、 第１８図（ａ） （ｂ）および（ｃ）はそれぞれ第１７
図のＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。 １１・・・高抵抗ｐ−型シリコン・ウニｌ＼、１２・・
・ｐ型ベース層、１３・・・ｎ“型ソース層、１４・・
・高抵抗ｎ−型ベース層、】５・・・低抵抗ｎ型ベース
層、１６・・・ｐ＋型ドレイン層、１７・・・ゲート絶
縁膜、１８・・・ゲート電極、１８ａ・・・ゲート引出
し電極部、１９・・・ｐ型層、２０・・・ｐ＋型層、２
１・・・ソース電極、２２・・・絶縁膜、２３・・・高
抵抗膜、２４・・・ドレイン電極、２４Ｂ・・・ドレイ
ン引出し電極部、２５・・・絶縁膜、３１・・・高抵抗
ｎ 型シリ コ ン ウェハ。
Ｔの電極レイアウトを示す図、第２図はその一部を拡大
してソース、ドレイン層と共に電極レイアウトを示す図
、 第３図（ａ） （ｂ）および（Ｃ）はそれぞれ第２図の
Ａ−Ａ’Ｂ−Ｂ’およびｃ−ｃ’断面図、第４図は第２
の実施例の要部構造を第２図に対応させて示す図、 第５図（ａ） （ｂ）および（Ｃ）はそれぞれ第４図の
Ａ−Ａ’ Ｂ−Ｂ’ およびｃ−ｃ’断面図、第６図
は第３の実施例の要部構造を第２図に対応させて示す図
、 第７図（ａ） （ｂ）および（Ｃ）はそれぞれ第６図の
Ａ−Ａ’ Ｂ−Ｂ’およびｃ−ｃ’断面図、第８図は
第４の実施例の要部構造を第２図に対応させて示す図、 第９図は第５の実施例の電極レイアウトを第１図に対応
させて示す図、 第１０図はその一部を拡大してソース、ドレイン層と共
に電極レイアウトを示す図、 第１１図（ａ） （ｂ）および（ｃ）はそれぞれ第１０
図のＡ−Ａ’、Ｂ−Ｂ’ およびｃ−ｃ’断面図、第１
２図は第６の実施例の要部構造を第１０図に対応させて
示す図、 第１３図（ａ） （ｂ）および（ｃ）はそれぞれ第１２
図のＡ−Ａ’、Ｂ−Ｂ’ およびｃ−ｃ’断面図、第１
４図は第７の実施例の横型導電変調型ＭＯ５ＦＥＴの電
極レイアウトを示す図、第１５図はその一部を拡大して
ソース、ドレイン層と共に電極レイアウトを示す図、 第１６図（ａ）〜（ｃ）は更に他の実施例の素子構造を
示す図、 第１７図は従来の横型導電変調型ＭＯ３ＦＥＴの電極レ
イアウトを示す図、 第１８図（ａ） （ｂ）および（ｃ）はそれぞれ第１７
図のＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。 １１・・・高抵抗ｐ−型シリコン・ウニｌ＼、１２・・
・ｐ型ベース層、１３・・・ｎ“型ソース層、１４・・
・高抵抗ｎ−型ベース層、】５・・・低抵抗ｎ型ベース
層、１６・・・ｐ＋型ドレイン層、１７・・・ゲート絶
縁膜、１８・・・ゲート電極、１８ａ・・・ゲート引出
し電極部、１９・・・ｐ型層、２０・・・ｐ＋型層、２
１・・・ソース電極、２２・・・絶縁膜、２３・・・高
抵抗膜、２４・・・ドレイン電極、２４Ｂ・・・ドレイ
ン引出し電極部、２５・・・絶縁膜、３１・・・高抵抗
ｎ 型シリ コ ン ウェハ。
Claims (11)
- （１）表面部に第１導電型の高抵抗層を有する半導体ウ
ェハと、 前記高抵抗層にストライプ状パターンをもって形成され
た第２導電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層を所定距離を
おいて取り囲むように形成された第１導電型ベース層と
、 前記第１導電型ベース層の周辺部から前記高抵抗層上に
またがるチャネル領域上にゲート絶縁膜を介して形成さ
れた、リング状パターンを持つゲート電極と、 前記第１導電型ベース層に前記ゲート電極に自己整合さ
れて形成された第２導電型ソース層と、前記第２導電型
ベース層にストライプ状パターンをもって形成され、そ
の長手方向エッジの前記第２導電型ソース層に対向する
距離がこれと直交する方向の辺の前記第２導電型ソース
層に対向する距離より大きく設定された第１導電型ドレ
イン層と、 前記ソース層と前記第１導電型ベース層に同時にコンタ
クトして配設されたソース電極と、前記ドレイン層にコ
ンタクトして配設されたドレイン電極と、 を有することを特徴とする導電変調型ＭＯＳＦＥＴ。 - （２）表面部に第１導電型の高抵抗層を有する半導体ウ
ェハと、 前記高抵抗層に所定パターンをもって形成された第２導
電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層を所定距離を
おいて取り囲むように形成された第１導電型ベース層と
、 前記第２導電型ベース層内に形成された第１導電型ドレ
イン層と、 前記第１導電型ベース層内に、前記第２導電型ベース層
を挟むように分割されて形成された第２導電型ソース層
と、 前記第１導電型ベース層の周辺部から前記高抵抗層上に
またがるチャネル領域上にゲート絶縁膜を介してリング
状パターンをもって形成された、前記第２導電型ソース
層のない領域上を通る引出し電極部を有するゲート電極
と、 前記ソース層と前記第１導電型ベース層に同時にコンタ
クトして配設されたソース電極と、前記ドレイン層にコ
ンタクトして配設された、前記第２導電型ソース層のな
い領域上を通る引出し電極部を有するドレイン電極と、 を有することを特徴とする導電変調型ＭＯＳＦＥＴ。 - （３）表面部に第１導電型の高抵抗層を有する半導体ウ
ェハと、 前記高抵抗層にストライプ状パターンをもって形成され
た第２導電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層を所定距離を
おいて取り囲むように形成された第１導電型ベース層と
、 前記第２導電型ベース層内にストライプ状パターンをも
って形成された第１導電型ドレイン層と、前記第１導電
型ベース層に前記第２導電型ベース層の二つの長辺部に
それぞれ対向するように分割されて形成された第２導電
型ソース層と、前記第１導電型ベース層の周辺部から前
記高抵抗層上にまたがるチャネル領域上にゲート絶縁膜
を介してリング状パターンをもって形成された、前記第
２導電型ソース層のない領域上を通る引出し電極部を有
するゲート電極と、 前記ソース層と前記第１導電型ベース層に同時にコンタ
クトして配設されたソース電極と、前記ドレイン層にコ
ンタクトして配設された、前記第２導電型ソース層のな
い領域上を通る引出し電極部を有するドレイン電極と、 を有することを特徴とする導電変調型ＭＯＳＦＥＴ。 - （４）前記第２導電型ベース層は、複数個に分割されて
配置され、それぞれが深く拡散形成された低抵抗ベース
層と、この低抵抗ベース層の外側に浅く拡散形成された
高抵抗ベース層とから構成されている請求項１、２また
は３のいずれかに記載の導電変調型ＭＯＳＦＥＴ。 - （５）前記第２導電型ベース層およびその外側の高抵抗
層上に絶縁膜を介して形成された、一端が前記ドレイン
電極に接続され、他端が前記ゲート電極に接続された高
抵抗膜を有する請求項１、２または３のいずれかに記載
の導電変調型ＭＯＳＦＥＴ。 - （６）前記ドレイン層領域内で前記第２導電型ベース層
が一部表面に露出し、前記ドレイン電極がこの露出した
第２導電型ベース層にコンタクトしている請求項１、２
または３のいずれかに記載の導電変調型ＭＯＳＦＥＴ。 - （７）表面部に第１導電型の高抵抗層を有する半導体ウ
ェハと、 前記高抵抗層に所定パターンをもって形成された第２導
電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層に対して所定
間隔をおいて前記第２導電型ベース層を取り囲むように
形成された第１導電型ベース層と、前記第２導電型ベー
ス層内に形成された、リング状パターンを持つ第１導電
型ソース層と、前記第１導電型ベース層内に、前記第２
導電型ベース層を取囲み、かつ少なくとも一箇所の分離
領域をもって形成された第２導電型ドレイン層と、前記
第２導電型ベース層の周辺部から前記高抵抗層上にまた
がるチャネル領域上にゲート絶縁膜を介してリング状パ
ターンをもって形成され、前記分離領域上を通る引出し
電極部を有するゲート電極と、 前記第１導電型ソース層と前記第２導電型ベース層に同
時にコンタクトして配設された、前記分離領域上を通る
引出し電極部を有するソース電極と、 前記第２導電型ドレイン層にコンタクトして配設された
ドレイン電極と、 を有することを特徴とする導電変調型ＭＯＳＦＥＴ。 - （８）表面部に第１導電型の高抵抗層を有する半導体ウ
ェハと、 前記高抵抗層にストライプ状パターンをもって形成され
た第２導電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層に対して所定
間隔をおいて前記第２導電型ベース層を取り囲むように
形成された第１導電型ベース層と、前記第１導電型ベー
ス層に形成され、前記第２導電型ベース層の二つの長辺
部にそれぞれ対向するように分割されて配置された第２
導電型ドレイン層と、 前記第２導電型ベース層内に二つのストライプ状パター
ンをもって形成された第１導電型ソース層と、 前記第２導電型ベース層の周辺部から前記高抵抗層にま
たがるチャネル領域上にゲート絶縁膜を介して形成され
た、リング状パターンを持つゲート電極と、 前記第１導電型ソース層と前記第２導電型ベース層に同
時にコンタクトして配設されたソース電極と、 前記第２導電型ドレイン層にコンタクトして配設された
ドレイン電極と、 を有することを特徴とする導電変調型ＭＯＳＦＥＴ。 - （９）前記第２導電型ベース層が複数個に分割されて配
置されている請求項７または８のいずれかに記載の導電
変調型ＭＯＳＦＥＴ。 - （１０）前記第１導電型ベース層およびその内側の高抵
抗層上に絶縁膜を介して形成された、一端が前記ドレイ
ン電極に接続され、他端が前記ゲート電極に接続された
高抵抗膜を有する請求項７のまたは８のいずれかに記載
の導電変調型ＭＯＳＦＥＴ。 - （１１）前記ドレイン層領域内で前記第１導電型ベース
層が一部表面に露出し、前記ドレイン電極がこの露出し
た第１導電型ベース層にコンタクトしている請求項７ま
たは８のいずれかに記載の導電変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005640A JP2877408B2 (ja) | 1990-01-12 | 1990-01-12 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005640A JP2877408B2 (ja) | 1990-01-12 | 1990-01-12 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211771A true JPH03211771A (ja) | 1991-09-17 |
| JP2877408B2 JP2877408B2 (ja) | 1999-03-31 |
Family
ID=11616736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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-
1990
- 1990-01-12 JP JP2005640A patent/JP2877408B2/ja not_active Expired - Lifetime
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