JPH03156560A - プロセッサ間データ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 例えばマルチプロセッサシステム等においてプロセッサ
間でデータ転送を行うためのプロセッサ間データ通信装
置に関し。

プロセッサによるデータバッファのステータス読取り処
理を不要にし、それにより処理効率を改冴してデータ通
信速度の一層の高速化を図ることを目的とし。

転送元のプロセッサと、転送先のプロセッサと、これら
のプロセッサ間のデータ転送を仲介するバッファと、こ
のバッファの「空」と「満ｊの状態を監視するバッファ
制御部と、転送先のプロセッサの書込み待ち時間を引き
延ばす制御を行う占込み待ち時間制御部とをｊｌｑ　ｌ
ｌｉ、ｉ　Ｌ　、バッファの［満１時に転送元プロセッ
サによるバッファへのｈ込み指令があったときにバッフ
ァが「空」となるまで転送元プロセッサの書込み待ち時
間を引き延ばすよう潜込み待ち時間制御部により制御を
行うよう購成される。

［産業上の利用分野１ 本発明は例えばマルチプロセッサシステム等においてプ
ロセッサ間でデータ転送を行うためのプロセッサ間デー
タ通信装置に関する。

近年、コンピュータシステムの高速化に伴い。

プロセッサ間のデータ通信にも高速化が求められている
。特に大雀のデータを転送する場合、高速かつプロセッ
サへの負担が小さいことが必要とされている。

［従来の技術１ プロセッサ間でデータ転送を行う従来のプロセッサ間デ
ータ通信装置が第３図に示される。図中、ｌはデータ転
送元のプロセッサ（ＣＰＵ）。

２はデータ転送先のプロセッサ（ＣＰＵ）、３はプロセ
ッサ１．２間でのデータ転送を仲介するデータバッファ
、４はデータバッファ３のエンプティ（空）状態とフル
（満）状態を監視してプロセッサｌに対してバッファエ
ンプティ信号ＢＥを、またプロセッサ２に対してバッフ
ァフル信号ＢＦをそれぞれ出力するバッファコントロー
ル部である。

この従来装置の動作が第４図のタイムチャートを参照し
つつ以下に説明される。プロセッサｌからプロセッサ２
ヘデータバツフア３を介してデータを転送する場合につ
いて述べる。バッファコントロール部４はデータバッフ
ァ３の状態を監視しており、その状態に応じてバッファ
エンプティ信号ＢＥとバッファフル信号ＢＦの０／１を
変える。いま、データバッファ３が「空」の状態である
とすると、データバッファエンプティ信号ＢＥが”ｌ”
に、バッファフル信号ＢＦが“０”にされる。

プロセッサｌはこのバッファエンプティ信号ＢＥをステ
ータスとして読み取り、これが′ｌ”であるとデータバ
ッファ３が「空」である（即ち。

書込みが可能である）と４エし、データバッファ３にデ
ータの書込みを行う。一方、プロセッサ２はバッファフ
ル信号ＢＦをステータスとして読み取り、これが“Ｏ″
′であると、データバッファ３が［空Ｊである（即ち、
読出しが不可である）と４エし、データバッファ３から
のデータの読取りを行わない。

プロセッサｌがデータバッファ３にデータを書き込むと
、データバッファ３は「満１の状態になるので、バッフ
ァコントロール部４はバッファエンプティ信号ＢＥを°
°０”にし、かつバッファフル信号Ｉ３Ｆを“１″′に
する。この場合、プロセッサｌはバッファエンプティの
ステータスが“０”であると、データバッファ３が詰ま
っている（即ち、書込みが不可である）と認識し、デー
タバッファ３にデータの書込みを行わない。一方、プロ
セッサ２はバッファフルのステータスが“１″′である
と、データバッファ３が詰まっている（即ち、読出しが
可能である）と認識し、データバッファ３からデータの
読取りを行う。

プロセッサ２がデータバッファ３からデータを読み取る
と、バッファコントロール部４は再びバッファエンプテ
ィ信号ＢＥを“ｌ−にし、バッファフル信号ＢＦを“０
″′にする。以降、この動作を繰り返すことにより、プ
ロセッサｌからプロセッサ２へのデータ転送が逐次に行
われる。

［発明が解決しようとする課題］ 従来のプロセッサ間データ通信装置では、転送元のプロ
セッサｌと転送先のプロセッサ２は。

データバッファ３のデータ４込みと読出しを行う際に、
必ずバッファエンプティ信号ＢＥとバッファフル信号Ｂ
　Ｆをステータスとして読み取って、その状態により読
みＶきが可能であるか否かを判定しなければならない。

この処理は各プロセッサ１．２での処理ステップ数を増
加させることになり、ｈプロセッサの処理時間が増大す
るためデータ転送の高速化の妨げになっている。

また、かかるデータ通信システムでは１両プロセッサ間
の速度差（ｔにソフトウェアの速度差）が大きい場合、
遅い側のプロセッサはデータバッファのステータスを読
む必要がほとんどなくなる。例えば転送元プロセッサｌ
の書込み速度が転送先プロセッサ２の読出し速度よりも
十分速い場合、データバッファ３はほとんどいつも「満
」の状態にあるため、転送先プロセッサ２は、はとんど
の場合において読出しが可能であるので、バッファコン
トロール部４からのバッファフル信号ＢＦのステータス
を読み取る必要はほとんどなくなる。

しかしながら、このような場合での従来装置では、遅い
側のプロセッサも必ずデータバッファ３のステータスを
読んでからデータバッファ３へのアクセスを行っている
ため、このステータス読取り処理のためにさらに転送処
理が遅れることになり、また速い側のプロセッサもそれ
に合わせて待ち時間が増大するので、全体の処理効率が
悪化するという問題が生じている。

したがって本発明の目的は、プロセッサによるデータバ
ッファのステータス読取り処理を不要にし、それにより
処理効率を改遷してデータ通信速度の一層の高速化を図
ることにある。

［課題を解決するためのｔ段］ 第１図は本発明に係る原理説明図である。

本発明に係るプロセッサ間データ通信装置は。

一つの形態として、転送元のプロセッサ１１と。

転送先のプロセッサ１２と、これらのプロセッサ１１．
１２間のデータ転送を仲介するバッファ１３と、このバ
ッファ１３の「空」と「満」の状態を監視するバッファ
制御部１４と、転送元のプロセッサ１１の１ｇ込み待ち
時間を引き延ばす制御を行う占込み待ち時間制御部１５
とを１備し、バッファ１３の「満１時に転送元プロセッ
サ１１によるバッファＩ　３への古込み指令があった時
にバッファ１３が「空」となるまで転送元プロセッサｌ
ｌのＭ込み待ち時間を引き延ばすよう河込み待ち時間制
御部１５により制御を行うよう構成される。

本発明に係るプロセッサ間データ通信装置は。

他の形態として、転送元のプロセッサ１１と、転送先の
プロセッサ１２と、これらのプロセッサ１１．１２間の
データ転送を仲介するバッファ１３と、バッファ１３の
「空」と［満ｊの状態を監視するバッファ制御部１４と
、転送先のプロセッサ１２の読出し待ち時間を引き延ば
す制御を行う読出し待ち時間制御部１６とを具備し、バ
ッファ１３の［空」時に転送先プロセッサ１２によるバ
ッファ１３への読出し指令があったときにバッファ１３
が「満」状態となるまで転送先のプロセッサ１２の読出
し待ち時間を引き延ばすよう読出し待ち時間制御回路１
６により制御を行うよう構成される。

［作用］ いま、バッファ１３が「満」状態の時（即ち。

力込み不可の時）に、プロセッサ１１がバッファ１３に
データを３き込もうとして書込み指令を発したものとす
る。すると、書込み待ち時間制御部１５は、バッファ１
３が［満」であり、かつ書込み指令信号が発されたこと
を検知し、Ｓ込み待ち信号をアサート（イネーブル）し
てプロセッサ１１に１云える。プロセッサ１１はこれに
より書込み持ち時間（懲込みサイクル）を引き延ばす。

バッファ１３が「空」になると、潜込み待ち信号はネゲ
ート（ディスエーブル）され、それにより引き延ばされ
ていた書込み待ち時間が終ｒされて。

バッファ１３へのデータ１込みが開始される。

同様に９本発明の他の形態においては、バッファ１３が
［空Ｊの時にプロセッサ１２が読出しを行おうとすると
、読出し待ち時間制御部１５はバッファ１３が「空」で
あり、かつ読出し指令（５号が発されたことを検知し、
読出し待ち信号をアサート（イネーブル）してプロセッ
サ１２に伝える。プロセッサ１２はこれにより読出し待
ち時間（読出しサイクル）を引き延ばす。バッファ１３
が「満」になると、読出し待ち信号はネゲート（ディス
エーブル）され、それにより引き延ばされていた読出し
待ち時間が終了されて、バッファ１３からのデータ読出
しが開始される。

［実施例］ 以下９図面を参照して本発明の詳細な説明する。

第２図には９本発明の一実施例としてのプロセッサ間デ
ータ通信装置が示される。図において、ｌは転送元とな
るプロセッサ、２は転送先となるプロセッサ、３はデー
タバッファ、４はバッファコントロール部であり、それ
ぞれ従来技術に関して説明したものと同じ機能の回路で
ある。

５は書込みウェイト制御部であり、プロセッサｌからの
、す込み指令信号Ｗとバッファコントロール部４からの
バッファエンプティ信号ＢＥとが入力され、これらに基
づきＪ込みウェイト信号ＷＷを−り成してプロセッサｌ
に与えるよう構成される。また６は読出しウェイト制御
部であり、プロセッサ２からの読出し指令信号Ｒとバッ
ファコントロール部４からのバッファフル信号ＢＦとが
入力され、これらに基づき読出しウェイト１３号ＲＷを
生成してプロセッサ２に与えるよう構成される。

７はデータ送信要求部であり、プロセッサｌからプロセ
ッサ２に対してデータ送信要求が生じた場合に、プロセ
ッサｌの起動によりプロセッサ２に割込みをかける回路
である。また８はプロセッサｌの転送データを蓄えるメ
モリ、９はプロセッサ２の転送データを蓄えるメモリで
ある。

いま、プロセッサｌからプロセッサ２にデータ転送を行
うものとする。プロセッサ１は、まずデータ送信要求部
７を起動して割込みにてプロセッサ２に送信要求を通知
し、データバッファ３を用いてのデータ転送を開始する
。ここで、プロセッサｌとプロセッサ２の間の処理速度
に差がある場合には１次の２通りに分けて処理が行われ
る。

（Ａ）まずプロセッサｌの３込み速度がプロセッサ２の
読出し速度よりも速い場合について述べる。

プロセッサｌはメモリ８から読み取ったデータを従来と
同じやり方でデータバッファ３に訂き込む。即ち、プロ
セッサ１はバッファエンプティ信号ＢＥのステータスを
読み取り、これが“ｌ“であること（即ち、訂込み可能
であること）を確認してから、メモリ８から読み取った
データをデータバッファ３に訂き込む。

一方、プロセッサ２は、バッファコントロール部４かも
のバッファフル信号ＢＦのステータスを読み取る処理を
行うことなく、データバッファ３に対して読出し指令信
号Ｒを出力する。

いま、データバッファ３にまだデータがδき込まれてお
らず、「空」であるものとする。読出しウェイト制御部
６にはバッファフル信号Ｂ　Ｆと読出し信号Ｒとが共に
入力されている。この読出しウェーイト制御押部６は、
データバッファ３が「空」（即ち、バッファフル信号Ｂ
Ｆが°°Ｏ”で読出し不可）で、かつ読出し信号Ｒが出
力されていることを検知・すると、その間、読出しウェ
イト信号ＲＷをアサート（イネーブル）にしてプロセッ
サ２に伝える。プロセッサ２はこの読出しウェイト１３
号ＲＷがアサートされている間は、読出しサイクル（即
ち、読出し待ち時間：読出し指令があってから読出しが
実際に開始されるまでの時間）を引き延ばし、読出し動
作を開始させない。

データバッファ３１＼のデ〜り書込みが終ｒすると、バ
ッファコントロール部４のバッファフル信号ＢＦが°°
１″′にされる。すると、読出しウェイト制御回部６は
それを検知して、読出しウェイト信号［＜Ｗをネゲート
（ディスエーブル）する。これにより引き延ばされてい
た読出しサイクルが終γし、データバッファ３からの読
出しが開始され。

読み出されたデータはメモリ９に１８納される。

この方法では、プロセッサ２のデータ読出し速度が遅い
ため、はとんどの場合、読出し指令を発したときにはそ
のまま読出しを開始することができるものであるが、も
しデータバッファ３が「空ノのときに読出しを行おうと
すると、読出しウェイト制御部６が読出しウェイト信号
ＲＷをアサ−Ｉ・シ、それによりデータバッファ３が読
出しＩｉ［能な状態になるまでプロセッサ２の読出しサ
イクルを引き延ばすことになる。

（Ｂ）次にプロセッサ【の、！２込み速度がプロセッサ
２の読出し速度よりも遅い場合について述べる。

プロセッサｌがデータバッファ３に３込みを行おうとす
る場合、バッファエンプティ信号ＢＥのステータスを読
み取る処理を行うことなく、データバッファ３に対して
書込み指令信号Ｗを出力する。もし、データバッファ３
にデータが詰まっているためバッファエンプティ信号Ｂ
Ｅが“０”である場合、３込みウェイト制御部５はこの
バッファエンプティ信号ＢＥと書込み信号Ｗとにより、
データバッファ３が「満」でかつ古込み信号Ｗが出力さ
れていることを検知し、その間、書込みウェイト信号Ｗ
Ｗをアサートしてプロセッサｌに伝え、それによりプロ
セッサｌの占込みサイクル（即ち　、Ｑ込み待ち時間：
書込み指令があってから占込みが実際に開始されるまで
の時間）を引き延ばして、河込みが開始されないように
する。

データバッファ３の内容が読み取られて「空」になると
、バッファエンプティ信号ＢＥが”１−となり、それに
よりご込みウェイト制御部５の古込みウェイト信号ＷＷ
をネゲートする。これにより引き延ばされていたプロセ
ッサｌの居込みサイクルが終了され、書込み動作が開始
される。

一方、プロセッサ２の読取り処理は従来と同じ方法で行
われる。即ち、プロセッサ２はバッファフル信号ＢＦの
ステータスを読み取り、それが”１″′　（即ち、読出
し可能）であることを確認してから、データバッファ３
からのデータ読出しを行う。

なお、上述の（Ａ）の場合においても、書込み側のプロ
セッサ１の書込みサイクルを書込みウェイト制御回部５
で引き延ばすように制御することも可能である。しかし
ながら、プロセッサ２の読出し速度が遅いため、読出し
側での読出し動作が完了するまでの間、書込み側では書
込みウェイト信号ＷＷによる書込みサイクルの引き延ば
し時間が増大してその間、プロセッサ１による他の処理
が行えず、プロセッサｌの処理速度が低下することにな
るので、プロセッサｌ側は従来通りの方法を用いて書込
みを行った方が効率がよい。

同様のことが（Ｂ）の場合についてもいえ、この場合に
はプロセッサ２側は従来通りの方法を用いて読出しを行
うことが望ましい。

［発明の効果１ 本発明によれば、各プロセッサはデータバッファのステ
ータスを読み出す処理を行うことなくデータバッファに
アクセスすることが可能になるので、プロセッサの処理
負担を軽減して処理速度を一層げることができ、これに
よりデータ通信の高速化に寄与するところが大きい。特
に、転送元と転送先のプロセッサの処理速度に差がある
ような場合には、最適な送信ｆ段をソフトウェア的に選
択することができ、装置全体の処理効率を一層向上させ
、プロセッサ間データ通信の一層の高速化を図ることが
できる。

【図面の簡単な説明】

第１図は１本発明に係る原理説明図。 第２図は本発明の一実施例としてのプロセッサ間データ
通信装置を示すブロック図。 第３図は従来のプロセッサ間データ通信装置を示すブロ
ック図９および。 第４図は従来装置のタイムチャートを示す図である。 図において。 １．２・・・プロセッサ ３・・・データバッファ ４・・・バッファコントロール部 ５−・・書込みウェイト制御部 ６・・・読出しウェイト制御部 ７・・・データ送信要求部 ８．９・・・メモリ 未発１１１：係る原理説明図 第１

Claims (1)

1. 【特許請求の範囲】 １、転送元となるプロセッサ（１１）と、 転送先となるプロセッサ（１２）と、 これらのプロセッサ間のデータ転送を仲介するバッファ
   （１３）と、 バッファ（１３）の「空」と「満」の状態を監視するバ
   ッファ制御部（１４）と、 該転送元のプロセッサ（１１）の書込み待ち時間を引き
   延ばす制御を行う書込み待ち時間制御部（１５）とを具
   備し、 該バッファ（１３）の「満」時に転送元のプロセッサ（
   １１）による該バッファ（１３）への書込み指令があっ
   たときに該バッファ（１３）が「空」となるまで該転送
   元のプロセッサ（１１）の書込み待ち時間を引き延ばす
   よう該書込み待ち時間制御部（１５）により制御を行う
   よう構成されたプロセッサ間データ転送装置。 ２、転送元となるプロセッサ（１１）と、 転送先となるプロセッサ（１２）と、 これらのプロセッサ間のデータ転送を仲介するバッファ
   （１３）と、 該バッファ（１３）の「空」と「満」の状態を監視する
   バッファ制御部（１４）と、 該転送先のプロセッサ（１２）の読出し待ち時間を引き
   延ばす制御を行う読出し待ち時間制御部（１６）とを具
   備し、 該バッファ（１３）の「空」時に転送先のプロセッサ（
   １２）による該バッファ（１３）への読出し指令があっ
   たときに該バッファ（１３）が「満」となるまで転送先
   のプロセッサ（１２）の読出し待ち時間を引き延ばすよ
   う該読出し待ち時間制御部（１６）により制御を行うよ
   う構成されたプロセッサ間データ通信装置。