JPS63201852A - キヤツシユメモリのアクセス制御方式 - Google Patents
キヤツシユメモリのアクセス制御方式Info
- Publication number
- JPS63201852A JPS63201852A JP62033495A JP3349587A JPS63201852A JP S63201852 A JPS63201852 A JP S63201852A JP 62033495 A JP62033495 A JP 62033495A JP 3349587 A JP3349587 A JP 3349587A JP S63201852 A JPS63201852 A JP S63201852A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- cache
- access
- clear
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キャッシュメモリに関し、特にキャッシュメ
モリのアクセス制御方式に関する。
モリのアクセス制御方式に関する。
プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することにより、実効的な主メモリのアク
セス時間を高速化しうろことは。
メモリを設置することにより、実効的な主メモリのアク
セス時間を高速化しうろことは。
コンピユーテイングサーベイ（Ｃｏｍｐｕｔｉｎｇ ５
ｕｒｖｅｙ）１４巻３号、１９８２年、４７３〜５３０
ページに詳しく述べられているように、一般によく知ら
れている。
ｕｒｖｅｙ）１４巻３号、１９８２年、４７３〜５３０
ページに詳しく述べられているように、一般によく知ら
れている。
この手法は通常キャッシュメモリと呼ばれ広く計算機シ
ステムに使用されている。これは計算機システム上で実
行されるプログラムのメモリアクセスにおいては局所性
があるという性質を利用したものであシアプロセッサか
ら主メモリへのアクセスに際し、アクセスの行なわれた
ワードを含む一定サイズの連続した記憶位置（通常これ
をブロックと呼ぶ）の内容を主記憶からキャッシュメモ
リに取込むことによシ、メモリアクセスの大部分は、高
速なキャッシュメモリへのアクセスですみ。
ステムに使用されている。これは計算機システム上で実
行されるプログラムのメモリアクセスにおいては局所性
があるという性質を利用したものであシアプロセッサか
ら主メモリへのアクセスに際し、アクセスの行なわれた
ワードを含む一定サイズの連続した記憶位置（通常これ
をブロックと呼ぶ）の内容を主記憶からキャッシュメモ
リに取込むことによシ、メモリアクセスの大部分は、高
速なキャッシュメモリへのアクセスですみ。
低速な主記憶へのアクセスを不要とすることができる。
キャッシュメモリは通常、データメモリと、データメモ
リの主記憶上の位置を示すアドレスタグと、データメモ
リの有効性を示すバリッドビットとから構成されている
。これらはランダムアクセスメモリ（ＲＡＭ）を用いて
実現されておシ、電源投入直後の値は不定である。この
為、キャッシュメモリをアクセスする前には、少なくと
も全バリッド゛ □ビットをクリアする必要がある。一
方、仮想記憶方式を用いている計算機システムでは、仮
想空間の切換え時にキャッシュメモリ（バリッドピット
）をクリアする必要が出てくる。
リの主記憶上の位置を示すアドレスタグと、データメモ
リの有効性を示すバリッドビットとから構成されている
。これらはランダムアクセスメモリ（ＲＡＭ）を用いて
実現されておシ、電源投入直後の値は不定である。この
為、キャッシュメモリをアクセスする前には、少なくと
も全バリッド゛ □ビットをクリアする必要がある。一
方、仮想記憶方式を用いている計算機システムでは、仮
想空間の切換え時にキャッシュメモリ（バリッドピット
）をクリアする必要が出てくる。
従来、キャッシュメモリをクリアする場合、キャッシュ
メモリ側にクリアの為の制御回路を設け。
メモリ側にクリアの為の制御回路を設け。
電源投入あるいはプロセッサからの指令によシこのクリ
ア回路を動作させ、クリアの終了をプロセッサに通知す
ることによりキャッシュメモリの使用を開始していた。
ア回路を動作させ、クリアの終了をプロセッサに通知す
ることによりキャッシュメモリの使用を開始していた。
上述した従来のバリッドピットクリア制御方式では、ク
リアの終了をプロセッサ側で検知してキャッシュをアク
セスをするか否かを決めておシ。
リアの終了をプロセッサ側で検知してキャッシュをアク
セスをするか否かを決めておシ。
この為のプロセッサのオーバヘッドを招くという欠点が
ある。
ある。
本発明のバリッドピットクリア制御方式は、キャッシュ
メモリ内に保持するデータ、アドレス情報の有効性を示
すバリッドビットのクリア回路と。
メモリ内に保持するデータ、アドレス情報の有効性を示
すバリッドビットのクリア回路と。
クリア期間中であることを示すクリア期間中状態′保持
手段と、このクリ゛ア期間中状態保持手段の値によシプ
ロセッサからのアクセスをキャッシュアクセスにするか
キャッジユバイノ母スアクセスにするかを変換するプロ
セッサアクセス変換回路を有している。
手段と、このクリ゛ア期間中状態保持手段の値によシプ
ロセッサからのアクセスをキャッシュアクセスにするか
キャッジユバイノ母スアクセスにするかを変換するプロ
セッサアクセス変換回路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、１はバリッドピットメモリ、２はクリ
アアドレスカウンタ、３はライト制御回路。
アアドレスカウンタ、３はライト制御回路。
４はクリア期間状態を保持するクリア期間状態保持レジ
スタ″（以下単にレジスタという。）、５はプロセッサ
ステータスデコーダともいうベキ′７°四セッサアクセ
ス変換回路である。リセット信号もしくはプロセッサか
らのクリアコマンドによりレジスタ４がセットされる。
スタ″（以下単にレジスタという。）、５はプロセッサ
ステータスデコーダともいうベキ′７°四セッサアクセ
ス変換回路である。リセット信号もしくはプロセッサか
らのクリアコマンドによりレジスタ４がセットされる。
レジスタ４がセットされるとその出力であるクリア期間
中信号１０によシフリアアドレスカウンタ２及びライト
制御回路３がイネーブル状態になシ、おのおのその動作
を開始する。また、アドレスカウンタ２の出力１１は、
マルチプレクサ６を経由してノ々リッドビットメモリ１
のアドレスとして与えられる。アドレスカウンタ２は所
定のアドレスを発生し、ノ々リッドビットのクリアが終
了するとクリア終了信号１２を発生する。クリア信号１
２によりレジスタ４はリセットサれ、アドレスカウンタ
２及びライト制御回路３はディスエーブル状態になる。
中信号１０によシフリアアドレスカウンタ２及びライト
制御回路３がイネーブル状態になシ、おのおのその動作
を開始する。また、アドレスカウンタ２の出力１１は、
マルチプレクサ６を経由してノ々リッドビットメモリ１
のアドレスとして与えられる。アドレスカウンタ２は所
定のアドレスを発生し、ノ々リッドビットのクリアが終
了するとクリア終了信号１２を発生する。クリア信号１
２によりレジスタ４はリセットサれ、アドレスカウンタ
２及びライト制御回路３はディスエーブル状態になる。
レジスタイの出力であるクリア期間中信号１０はプ、ロ
セツサアクセス変換回路５に入力されておシ、出力１０
〃ｆアクディプの間は、プロセッサからのキャッシュア
クセスはすべてキャッシュパイｉ４スアクセスに変換さ
れる。
セツサアクセス変換回路５に入力されておシ、出力１０
〃ｆアクディプの間は、プロセッサからのキャッシュア
クセスはすべてキャッシュパイｉ４スアクセスに変換さ
れる。
第２図は第１の実施例のリセット時の動作タイミングチ
ャートを示している。
ャートを示している。
以上は第１図下半の本発明のアクセス制御方式を示す制
御部Ａについての説明であるが１次、に同図上半分のキ
ャッシュメモリＢのブロック図によシパイ・ぐスモード
時のキャッシュの動作を説明する。
御部Ａについての説明であるが１次、に同図上半分のキ
ャッシュメモリＢのブロック図によシパイ・ぐスモード
時のキャッシュの動作を説明する。
キャッシュメモリ部２０はディレクトリとデータメモリ
を含んでいる。但しライト系のデータフ４スは省略され
ている。パスコントローラ２１はキャッシュアクセスで
かつミスヒツト（ＭＩＳＳ）が発生した時もしくはキャ
ッシュバイパスアクセスが発生した時に主記憶制御信号
を発して主記憶アクセスを開始する。
を含んでいる。但しライト系のデータフ４スは省略され
ている。パスコントローラ２１はキャッシュアクセスで
かつミスヒツト（ＭＩＳＳ）が発生した時もしくはキャ
ッシュバイパスアクセスが発生した時に主記憶制御信号
を発して主記憶アクセスを開始する。
主記憶からのデータは入力ラッチ２２にラッチされ、マ
ルチプレクサ２３を経由してプロセッサ側のデータバス
に出力される。入力ラッチ２２の出力はキャッシュメモ
リ部２０にも接続されており、キャッシュアクセスの場
合にはキャッシュデータを更新する。マルチプレクサ２
３は上記以外の場合にはキャッシュデータを選択してお
シ、キャッシュヒント時にはそのままキャッシュデータ
をプロセッサ側データバスに出力する。
ルチプレクサ２３を経由してプロセッサ側のデータバス
に出力される。入力ラッチ２２の出力はキャッシュメモ
リ部２０にも接続されており、キャッシュアクセスの場
合にはキャッシュデータを更新する。マルチプレクサ２
３は上記以外の場合にはキャッシュデータを選択してお
シ、キャッシュヒント時にはそのままキャッシュデータ
をプロセッサ側データバスに出力する。
以上説明したように２本発明はバリッドピットクリア中
のプロセッサのキャッシュアクセスをキャッシュメモリ
側で自動的にパイノ９スモードに切換え、また、バリッ
ドビットクリア終了後には自動的にキャッシュアクセス
モードに切換えるものであり、プロセッサは、バリッド
ビットのクリア期間を意識せずに、キャッシュメモリを
アクセスできる効果がある。
のプロセッサのキャッシュアクセスをキャッシュメモリ
側で自動的にパイノ９スモードに切換え、また、バリッ
ドビットクリア終了後には自動的にキャッシュアクセス
モードに切換えるものであり、プロセッサは、バリッド
ビットのクリア期間を意識せずに、キャッシュメモリを
アクセスできる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例におけるタイミングチャートを示す図である
。 記号の説明：１はバリッドピットメモリ、２はクリアア
ドレスカウンタ、３はライト制御回路。 ４はレジスタ（クリア期間状態保持レジスタ）。 ５はプロセッサアクセス変換回路、６はマルチプレクサ
、１０はクリア期間中信号、１１はクリアアドレス信号
、１２はクリア終了信号、１３はライトパルス、２０は
キャッシュメモリ部、２１はバスコントローラ、２２は
入力ラッチ、２３１ｄ−ｒルチゾレクサをそれぞれあら
れしている。
図の実施例におけるタイミングチャートを示す図である
。 記号の説明：１はバリッドピットメモリ、２はクリアア
ドレスカウンタ、３はライト制御回路。 ４はレジスタ（クリア期間状態保持レジスタ）。 ５はプロセッサアクセス変換回路、６はマルチプレクサ
、１０はクリア期間中信号、１１はクリアアドレス信号
、１２はクリア終了信号、１３はライトパルス、２０は
キャッシュメモリ部、２１はバスコントローラ、２２は
入力ラッチ、２３１ｄ−ｒルチゾレクサをそれぞれあら
れしている。
Claims (1)
- １、プロセッサと主記憶との間に小容量の高速バッファ
メモリを設置することにより実効的な主記憶のアクセス
時間を高速化するキャッシュメモリにおいて、前記キャ
ッシュメモリ内に保持しているデータ、アドレス情報の
有効性を示すバリッドビットのクリア手段と、前記バリ
ッドビットのクリア期間中であることを示すクリア期間
状態保持手段と、このクリア期間状態保持手段の情報を
用い、この情報がバリッドビットクリア期間中である時
はプロセッサからのアクセスをキャッシュバイパスアク
セスに変換するプロセッサアクセス変換手段とを含むこ
とを特徴とする、キャッシュメモリのアクセス制御方式
。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033495A JPS63201852A (ja) | 1987-02-18 | 1987-02-18 | キヤツシユメモリのアクセス制御方式 |
| CA000559045A CA1299767C (en) | 1987-02-18 | 1988-02-16 | Cache memory control system |
| EP88102288A EP0279421B1 (en) | 1987-02-18 | 1988-02-17 | Cache memory control system |
| SG1996001717A SG45227A1 (en) | 1987-02-18 | 1988-02-17 | Cache memory control system |
| EP95102266A EP0655689A3 (en) | 1987-02-18 | 1988-02-17 | Cache control system. |
| DE3855893T DE3855893T2 (de) | 1987-02-18 | 1988-02-17 | Cachespeichersteuerungsanordnung |
| AU11791/88A AU602952B2 (en) | 1987-02-18 | 1988-02-17 | Cache memory control system |
| AU58608/90A AU617948B2 (en) | 1987-02-18 | 1990-07-02 | Cache memory control system |
| CA000616197A CA1313422C (en) | 1987-02-18 | 1991-10-15 | Cache memory control system |
| HK98101188.3A HK1002241B (en) | 1987-02-18 | 1998-02-16 | Cache memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033495A JPS63201852A (ja) | 1987-02-18 | 1987-02-18 | キヤツシユメモリのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201852A true JPS63201852A (ja) | 1988-08-19 |
Family
ID=12388132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033495A Pending JPS63201852A (ja) | 1987-02-18 | 1987-02-18 | キヤツシユメモリのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237538A (ja) * | 1990-02-14 | 1991-10-23 | Koufu Nippon Denki Kk | 緩衝記憶装置 |
| JP2007048296A (ja) * | 2005-08-11 | 2007-02-22 | Internatl Business Mach Corp <Ibm> | 複数のアドレス・キャッシュ・エントリーを無効にする方法、装置およびシステム |
-
1987
- 1987-02-18 JP JP62033495A patent/JPS63201852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237538A (ja) * | 1990-02-14 | 1991-10-23 | Koufu Nippon Denki Kk | 緩衝記憶装置 |
| JP2007048296A (ja) * | 2005-08-11 | 2007-02-22 | Internatl Business Mach Corp <Ibm> | 複数のアドレス・キャッシュ・エントリーを無効にする方法、装置およびシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0529945B2 (ja) | ||
| US4344130A (en) | Apparatus to execute DMA transfer between computing devices using a block move instruction | |
| JP2007048296A (ja) | 複数のアドレス・キャッシュ・エントリーを無効にする方法、装置およびシステム | |
| KR960007833B1 (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
| CA1299767C (en) | Cache memory control system | |
| JP2514292B2 (ja) | オペランドペ―ジメモリ及び命令ペ―ジメモリを有するコンピュ―タシステム | |
| JP3190847B2 (ja) | データ転送制御装置 | |
| JP3039391B2 (ja) | メモリシステム | |
| JPS61214039A (ja) | キヤツシユメモリ | |
| JPH0644246B2 (ja) | キヤツシユメモリ制御方式 | |
| JP3242474B2 (ja) | データ処理装置 | |
| JP3217815B2 (ja) | アドレス変換方式 | |
| JPH06348592A (ja) | ライトバッファ制御方式 | |
| CA1313422C (en) | Cache memory control system | |
| JP3299147B2 (ja) | キャッシュ制御回路 | |
| JPH0567975B2 (ja) | ||
| JPS61161560A (ja) | メモリ装置 | |
| JPH03228150A (ja) | キャッシュメモリコントローラ | |
| JPH06161899A (ja) | ライトバッファ制御方式 | |
| JPH02307123A (ja) | 計算機 | |
| JPH03156560A (ja) | プロセッサ間データ通信装置 | |
| JPS6244838A (ja) | 命令取出装置 | |
| JPS63253461A (ja) | デ−タ転送用バツフア | |
| JPH03214246A (ja) | キャッシュ装置のリプレース・アドレス生成回路 | |
| JPH06124226A (ja) | アクセス変換制御装置 |