JPH03160726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03160726A JPH03160726A JP1300302A JP30030289A JPH03160726A JP H03160726 A JPH03160726 A JP H03160726A JP 1300302 A JP1300302 A JP 1300302A JP 30030289 A JP30030289 A JP 30030289A JP H03160726 A JPH03160726 A JP H03160726A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
’（ｌａ要〕
半導体装置の製造方法に係り，特にマルチェミソタ・バ
イポーラトランジスタの製造方法に関し２ベース面積を
小さく形成することにより高集積化と高速化を達威する
ことを目的とし．半導体基板のベース形ｒＩｉ．領域を
覆う一導電型の不純物を含む第１の導電膜を形成した後
，その上部に絶縁膜と第２の導電膜と第１の耐酸化膜を
この順に形成する工程と，該ベース形＄７．’ｐＭ域上
に開口するマスク膜をマスクにして該第１の耐酸化膜と
該第２の導電膜と該絶縁膜をエッチングして除去し，該
第１の導！膜を露出する溝を形成した後，該マスク膜を
除去する工程と，全面に第２の耐酸化膜を形成し，該第
２の耐酸化膜を異方性エッチングして該溝側面に耐酸化
膜側壁を残す工程と．該第ｌの耐酸化膜と耐酸化膜側壁
を利用して，該溝に反対導電型の不純物を含み該第２の
導電膜に接続する複数の導電膜側壁を形成する工程と，
該複数の導電膜側壁から反対導電型の不純物を該半導体
基板に拡散させて．ベース内に複数のエミソタを形成す
る熱処理を行う工程とを含む半導体装置の製造方法によ
り構戒する． 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り，特にマルチェミ
ッタ・バイボーラトランジスタの製造方法に関する。
イポーラトランジスタの製造方法に関し２ベース面積を
小さく形成することにより高集積化と高速化を達威する
ことを目的とし．半導体基板のベース形ｒＩｉ．領域を
覆う一導電型の不純物を含む第１の導電膜を形成した後
，その上部に絶縁膜と第２の導電膜と第１の耐酸化膜を
この順に形成する工程と，該ベース形＄７．’ｐＭ域上
に開口するマスク膜をマスクにして該第１の耐酸化膜と
該第２の導電膜と該絶縁膜をエッチングして除去し，該
第１の導！膜を露出する溝を形成した後，該マスク膜を
除去する工程と，全面に第２の耐酸化膜を形成し，該第
２の耐酸化膜を異方性エッチングして該溝側面に耐酸化
膜側壁を残す工程と．該第ｌの耐酸化膜と耐酸化膜側壁
を利用して，該溝に反対導電型の不純物を含み該第２の
導電膜に接続する複数の導電膜側壁を形成する工程と，
該複数の導電膜側壁から反対導電型の不純物を該半導体
基板に拡散させて．ベース内に複数のエミソタを形成す
る熱処理を行う工程とを含む半導体装置の製造方法によ
り構戒する． 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り，特にマルチェミ
ッタ・バイボーラトランジスタの製造方法に関する。
近年の高速かつ多量の情報処理の要求に伴い，高速コン
ピュータの開発が要望されている。また．これに伴い高
速かつ大規模な集積回路の開発が不可欠となっている。
ピュータの開発が要望されている。また．これに伴い高
速かつ大規模な集積回路の開発が不可欠となっている。
第４図は従来のマルチェミンタ・トランジスタの断面図
の一例を示すものであり，１は支持基板，２は埋め込み
層，３はエビタキシャル層，４はフィールド酸化領域，
６はコレクタ・コンタクト領域．２４は第１の工ξツタ
．２５は第２の工ξッタ，２６は絶縁膜，２７は第１の
エミッタ電極，２８は第２の工Ｑ ７夕電極．２９はベ
ース電極， ３０はコレクタ電極を表す． この例にみるようなマルチェミッタ・トランジスタの場
合，単一エミソタの場合に比べ，約２倍のベース面積を
有する。マルチェミッタ・トランジスタは．全く別々の
トランジスタを２個用いる場合に比べ．ベース・コンタ
クト部とコレクタを共有する分だけ，トランジスタ面積
は節約され小さくなっているが，それでも単一エミソタ
の場合に比べると，ベース面積は２倍近くになっている
．半導体集積回路の形成においては高集積化の面，高速
化の面いずれの面から見てもベース面積は小さい方がよ
い． エミッタ面積及びベース面積を小さく形成したトランジ
スタとして，セルファライン型トランジスタがある。
の一例を示すものであり，１は支持基板，２は埋め込み
層，３はエビタキシャル層，４はフィールド酸化領域，
６はコレクタ・コンタクト領域．２４は第１の工ξツタ
．２５は第２の工ξッタ，２６は絶縁膜，２７は第１の
エミッタ電極，２８は第２の工Ｑ ７夕電極．２９はベ
ース電極， ３０はコレクタ電極を表す． この例にみるようなマルチェミッタ・トランジスタの場
合，単一エミソタの場合に比べ，約２倍のベース面積を
有する。マルチェミッタ・トランジスタは．全く別々の
トランジスタを２個用いる場合に比べ．ベース・コンタ
クト部とコレクタを共有する分だけ，トランジスタ面積
は節約され小さくなっているが，それでも単一エミソタ
の場合に比べると，ベース面積は２倍近くになっている
．半導体集積回路の形成においては高集積化の面，高速
化の面いずれの面から見てもベース面積は小さい方がよ
い． エミッタ面積及びベース面積を小さく形成したトランジ
スタとして，セルファライン型トランジスタがある。
第５図は従来のセルファライン型トランジスタのエミッ
タ部の断面図の一例を示すものであり．３はエピタキシ
ャル層．４はフィールド酸化領域．８は第１のポリシリ
コン膜，９は絶縁膜．１０は第２のポリシリコン膜，
１５は酸化膜側壁１２１は内部ベース， ２２． ２３
は外部ベースを表す。
タ部の断面図の一例を示すものであり．３はエピタキシ
ャル層．４はフィールド酸化領域．８は第１のポリシリ
コン膜，９は絶縁膜．１０は第２のポリシリコン膜，
１５は酸化膜側壁１２１は内部ベース， ２２． ２３
は外部ベースを表す。
この構造では，エミッタ／ベースの開口部の内部から外
部にかけて形成された第２のポリシリコン膜１０は，そ
の中の不純物をエビタキシャル層３へ固相拡散させてエ
ミッタ拡散層を形成する役割をする一方．エミッタ電極
の役割を担っており．エミッタ拡散層は開口部の溝とセ
ルファラインで形成されるので，その面積を小さくする
ことができる． しかし，この場合ベース内のエミソタ数は一つであり，
セルファライン技術により．複数のエミソタを作る技術
は知られていない。
部にかけて形成された第２のポリシリコン膜１０は，そ
の中の不純物をエビタキシャル層３へ固相拡散させてエ
ミッタ拡散層を形成する役割をする一方．エミッタ電極
の役割を担っており．エミッタ拡散層は開口部の溝とセ
ルファラインで形成されるので，その面積を小さくする
ことができる． しかし，この場合ベース内のエミソタ数は一つであり，
セルファライン技術により．複数のエミソタを作る技術
は知られていない。
本発明は．セルファライン技術を用いてしかも従来とほ
ぼ等しいベース面積の中に複数のエミソタを形戊する方
法を提供することを目的とする。
ぼ等しいベース面積の中に複数のエミソタを形戊する方
法を提供することを目的とする。
第１図は本発明のセルファライン型トランジスタのエミ
ッタ部の断面図であり，３はエビタキシャル層．４はフ
ィールド酸化領域．８は第１の導！膜，９は絶縁膜，１
０は第２の導電膜， １５は酸化膜側壁， １９． ２
０は導電膜側壁，２１は内部ベース，２２． ２３は外
部ベース，２４は第１のエミソタ．２５は第２のエミソ
タを表す。
ッタ部の断面図であり，３はエビタキシャル層．４はフ
ィールド酸化領域．８は第１の導！膜，９は絶縁膜，１
０は第２の導電膜， １５は酸化膜側壁， １９． ２
０は導電膜側壁，２１は内部ベース，２２． ２３は外
部ベース，２４は第１のエミソタ．２５は第２のエミソ
タを表す。
第２図（ａ）乃至（ｍ）は．かかる構造を実現するため
の工程を断面図で示す実施例である．上記課題は，半導
体基板のベース形成領域７を覆う一導電型の不純物を含
む第１の導電膜８を形成した後．その上部に絶縁膜９と
第２の導電膜１ｏと第１の耐酸化膜１ｌをこの順に形成
する工程と，該ベース形戊領域７上に開口するマスク膜
１２をマスクにして該第１の耐酸化膜１１と該第２の導
電膜１０と該絶縁膜９をエッチングして除去し，該第１
の導電膜８を露出する溝１３を形成した後，該マスク膜
１２を除去する工程と，該溝１３内を含む全面に第２の
耐酸化膜を形成し，該第２の耐酸化膜を異方性エッチン
グして該溝１３側面に耐酸化膜側壁１４を残す工程と，
該第１の導電膜８の該溝１３に露出する部分を異方性エ
ッチングにより除去した後．該第１の導電膜８の該溝１
３に露出する側部と該半導体基板の一部を熱酸化し，つ
づいて該半導体基板の熱酸化部を異方性エッチングによ
り除去して該溝１３に酸化膜側壁ｌ５を残した後．該半
導体基板に一導電型の不純物を導入して一導電型不純物
導入領域１７を形成する工程と，該第Ｉの耐酸化膜１ｌ
と該耐酸化膜側壁１４を除去した後．全面に反対導電型
の不純物を含む第３の導電膜１８を形成し，つづいて該
第３の導電膜１８を異方性エッチングして，該溝１３に
該第２の導電膜１０に接続する複数の導電膜側壁１９．
２０を残す工程と．該第１の導電膜８か７ら一導電型
の不純物を該半導体基板に拡散させて該一導電型不純物
導入領域１７とともに連続せるベース２１， ２２．
２３を形成し．かつ該複数の導電膜側壁１９． ２０か
ら反対導電型の不純物を該半導体基板に拡散させて．該
ベース内に複数の工旦ツタ２４，２５を形成する熱処理
を行う工程とを含む半導体装置の製造方法によって解決
される。
の工程を断面図で示す実施例である．上記課題は，半導
体基板のベース形成領域７を覆う一導電型の不純物を含
む第１の導電膜８を形成した後．その上部に絶縁膜９と
第２の導電膜１ｏと第１の耐酸化膜１ｌをこの順に形成
する工程と，該ベース形戊領域７上に開口するマスク膜
１２をマスクにして該第１の耐酸化膜１１と該第２の導
電膜１０と該絶縁膜９をエッチングして除去し，該第１
の導電膜８を露出する溝１３を形成した後，該マスク膜
１２を除去する工程と，該溝１３内を含む全面に第２の
耐酸化膜を形成し，該第２の耐酸化膜を異方性エッチン
グして該溝１３側面に耐酸化膜側壁１４を残す工程と，
該第１の導電膜８の該溝１３に露出する部分を異方性エ
ッチングにより除去した後．該第１の導電膜８の該溝１
３に露出する側部と該半導体基板の一部を熱酸化し，つ
づいて該半導体基板の熱酸化部を異方性エッチングによ
り除去して該溝１３に酸化膜側壁ｌ５を残した後．該半
導体基板に一導電型の不純物を導入して一導電型不純物
導入領域１７を形成する工程と，該第Ｉの耐酸化膜１ｌ
と該耐酸化膜側壁１４を除去した後．全面に反対導電型
の不純物を含む第３の導電膜１８を形成し，つづいて該
第３の導電膜１８を異方性エッチングして，該溝１３に
該第２の導電膜１０に接続する複数の導電膜側壁１９．
２０を残す工程と．該第１の導電膜８か７ら一導電型
の不純物を該半導体基板に拡散させて該一導電型不純物
導入領域１７とともに連続せるベース２１， ２２．
２３を形成し．かつ該複数の導電膜側壁１９． ２０か
ら反対導電型の不純物を該半導体基板に拡散させて．該
ベース内に複数の工旦ツタ２４，２５を形成する熱処理
を行う工程とを含む半導体装置の製造方法によって解決
される。
また，半導体基板のベース形成領域７を覆う一導電型の
不純物を含む第１の導電膜８を形成した後．その上部に
絶縁膜９と第２の導電Ｉｆ！１０と第１の耐酸化膜１１
をこの順に形成する工程と，該ベース形成領域７上に開
口するマスク膜１２をマスクにして該第１の耐酸化ｌｕ
ｌｌと該第２の導電膜１０をエッチングして除去し，該
絶縁膜９を露出する溝１３を形成した後．該マスク膜１
２を除去する工程と．ｓｌ ｍ １３内を含む全面に第
２の耐酸化膜を形成し，該第２の耐酸化膜を異方性エッ
チングして該溝１３側面に耐酸化膜側壁１４を残した後
，異方性エッチングを行い該絶縁膜９と該第１の導電膜
（８）を除去する工程と，該第１の導電膜８の該溝１３
に露出する側部と該半導体基板の一部を熱酸化し．つづ
いて該半導体基板の熱酸化部を異方性エッチングにより
除去して該溝１３に酸化膜側壁１５を残した後．該半導
体基板に一導電型の不純物を導入して一導電型不純物導
入領域１７を形成する工程と．該第１の耐酸化膜１ｌと
該耐酸化膜側壁１４を除去した後，全面に反対導電型の
不純物を含む第３の導電膜１８を形成し，つづいて該第
３の導電膜１８を異方性エッチングして，該溝１３に該
第２の導電膜１０に接続する複数の導電膜側壁１９．
２０を残す工程と．該第１の導電膜８から一導電型の不
純物を該半導体基板に拡散させて該一導電型不純物導入
領域１７とともに連続せるベース２１， ２２． ２３
を形成し．かつ該複数の導電膜側壁１９． ２０がら反
対導電型の不純物を該半導体基板に拡散させて，該ベー
ス内に複数のエミッタ２４． ２５を形成する熱処理を
行う工程とを含む半導体装置の製造方法によって解決さ
れる．〔作用〕 本発明では．溝１３に該第２の導電膜１０に接続する複
数の導電膜側壁１９． ２０を残し，そこから反対導電
型の不純物を半導体基板に拡散させて．複数のエミソタ
を形成している．この工程は溝をマスクにしてセルファ
ラインで行えるので．従来のセルファライン型トランジ
スタとほぼ等しいベース面積に複数のエミソタを形成す
ることができる。
不純物を含む第１の導電膜８を形成した後．その上部に
絶縁膜９と第２の導電Ｉｆ！１０と第１の耐酸化膜１１
をこの順に形成する工程と，該ベース形成領域７上に開
口するマスク膜１２をマスクにして該第１の耐酸化ｌｕ
ｌｌと該第２の導電膜１０をエッチングして除去し，該
絶縁膜９を露出する溝１３を形成した後．該マスク膜１
２を除去する工程と．ｓｌ ｍ １３内を含む全面に第
２の耐酸化膜を形成し，該第２の耐酸化膜を異方性エッ
チングして該溝１３側面に耐酸化膜側壁１４を残した後
，異方性エッチングを行い該絶縁膜９と該第１の導電膜
（８）を除去する工程と，該第１の導電膜８の該溝１３
に露出する側部と該半導体基板の一部を熱酸化し．つづ
いて該半導体基板の熱酸化部を異方性エッチングにより
除去して該溝１３に酸化膜側壁１５を残した後．該半導
体基板に一導電型の不純物を導入して一導電型不純物導
入領域１７を形成する工程と．該第１の耐酸化膜１ｌと
該耐酸化膜側壁１４を除去した後，全面に反対導電型の
不純物を含む第３の導電膜１８を形成し，つづいて該第
３の導電膜１８を異方性エッチングして，該溝１３に該
第２の導電膜１０に接続する複数の導電膜側壁１９．
２０を残す工程と．該第１の導電膜８から一導電型の不
純物を該半導体基板に拡散させて該一導電型不純物導入
領域１７とともに連続せるベース２１， ２２． ２３
を形成し．かつ該複数の導電膜側壁１９． ２０がら反
対導電型の不純物を該半導体基板に拡散させて，該ベー
ス内に複数のエミッタ２４． ２５を形成する熱処理を
行う工程とを含む半導体装置の製造方法によって解決さ
れる．〔作用〕 本発明では．溝１３に該第２の導電膜１０に接続する複
数の導電膜側壁１９． ２０を残し，そこから反対導電
型の不純物を半導体基板に拡散させて．複数のエミソタ
を形成している．この工程は溝をマスクにしてセルファ
ラインで行えるので．従来のセルファライン型トランジ
スタとほぼ等しいベース面積に複数のエミソタを形成す
ることができる。
第２の導電膜１０に接続する複数の導電膜側壁を形成す
るために，その前工程として．第１の耐酸化膜１ｌと耐
酸化膜側壁１４を形成し，それらを利用してベース及び
その両側に酸化膜側壁を形成し，それから第１の耐酸化
膜１１と耐酸化膜側壁工４を除去する． このようにして．一つのエミッタに要する面積及び一つ
のエミッタ当りのベース面積を小さくすることができる
。
るために，その前工程として．第１の耐酸化膜１ｌと耐
酸化膜側壁１４を形成し，それらを利用してベース及び
その両側に酸化膜側壁を形成し，それから第１の耐酸化
膜１１と耐酸化膜側壁工４を除去する． このようにして．一つのエミッタに要する面積及び一つ
のエミッタ当りのベース面積を小さくすることができる
。
これによって，集積度の向上をはかると同時にベースコ
レクタ間寄生容量（ＣＣＳ）及びペースエミソタ間寄生
容量（Ｃｔｍ）の低減が図れるので，充放電に伴う時間
の短縮が可能となり．高速集積回路の形成が可能となる
． 〔実施例〕 第２図（ａ）乃至（＃Ｉ）は本発明の実施例■の工程を
説明するため断面図である．以下．これらの図を参照し
ながら実施例について説明する。
レクタ間寄生容量（ＣＣＳ）及びペースエミソタ間寄生
容量（Ｃｔｍ）の低減が図れるので，充放電に伴う時間
の短縮が可能となり．高速集積回路の形成が可能となる
． 〔実施例〕 第２図（ａ）乃至（＃Ｉ）は本発明の実施例■の工程を
説明するため断面図である．以下．これらの図を参照し
ながら実施例について説明する。
第２図（ａ）参照
−ｉ電型の不純物の導入されたシリコンからなる支持基
板１に高濃度反対導電型の埋め込み層２及び低濃度反対
導電型のエビタキシャル層３がこの順に形成されたシリ
コン基板に，フィールド酸化領域４を形成しベース形成
頷域７とコレクタ・コンタクト形成領域を開口する。
板１に高濃度反対導電型の埋め込み層２及び低濃度反対
導電型のエビタキシャル層３がこの順に形成されたシリ
コン基板に，フィールド酸化領域４を形成しベース形成
頷域７とコレクタ・コンタクト形成領域を開口する。
次に．コレクタ・コンタクト形１’ＩＱ ６Ｍ域に埋め
込み層２に達する反対導電型の高濃度不純物拡散を行い
．コレクタ・コンタクト領域６を形成する．次に，支持
基板１に達する素子分離領域５を形成する． ここまでは通常のバイポーラ集積回路の形成プロセスと
同様である． 第２図（ｂ）参照 全面にほう素をドープした厚さ約３０００人の第１のポ
リシリコン膜８を威長ずる。ほう素のドーブは，例えば
， Ｂ” ３ ０ｋｅＶ ， ５ Ｘ １ ０
”ｃｍ−”のイオン注入を行う。
込み層２に達する反対導電型の高濃度不純物拡散を行い
．コレクタ・コンタクト領域６を形成する．次に，支持
基板１に達する素子分離領域５を形成する． ここまでは通常のバイポーラ集積回路の形成プロセスと
同様である． 第２図（ｂ）参照 全面にほう素をドープした厚さ約３０００人の第１のポ
リシリコン膜８を威長ずる。ほう素のドーブは，例えば
， Ｂ” ３ ０ｋｅＶ ， ５ Ｘ １ ０
”ｃｍ−”のイオン注入を行う。
パクーニングされた窒化シリコン膜をマスクにしてベー
ス形成領域７とコレクタ・コンタクト領域６は残し不要
部を酸化し絶縁化する。また．上の方法に替えて，ベー
ス形ｔｃＷｉ域７とコレクタ・コンタクト領域６の第１
のポリシリコン膜８を残し，その他の第１のポリシリコ
ンＩＩ！８をエッチングして除去してもよい。
ス形成領域７とコレクタ・コンタクト領域６は残し不要
部を酸化し絶縁化する。また．上の方法に替えて，ベー
ス形ｔｃＷｉ域７とコレクタ・コンタクト領域６の第１
のポリシリコン膜８を残し，その他の第１のポリシリコ
ンＩＩ！８をエッチングして除去してもよい。
以下，第２図（ｃ）乃至（１）はベース形成領域７を含
む部分（第２図（ｂ）の点線部分）だけを拡大して示す
。
む部分（第２図（ｂ）の点線部分）だけを拡大して示す
。
第２図（ｃ）参照
全面に絶縁膜９として，化学的気相堆積（ＣＶＤ）法に
より厚さ約３０００人のＳｉｎｔ膜を戒長し，その上に
厚さ１０００〜３０００人の第２のポリシリコン膜１０
， さらにその上に第１の耐酸化膜１１として厚さ１
０００〜３０００人のＳｉ３Ｎｍ膜をＣＶＤ法ニよリ戒
長ずる。ＳｉＪ．膜はその下の第２のポリシリコン膜１
ｏを酸化性雰囲気から守るもので，耐酸化性を有する膜
である。
より厚さ約３０００人のＳｉｎｔ膜を戒長し，その上に
厚さ１０００〜３０００人の第２のポリシリコン膜１０
， さらにその上に第１の耐酸化膜１１として厚さ１
０００〜３０００人のＳｉ３Ｎｍ膜をＣＶＤ法ニよリ戒
長ずる。ＳｉＪ．膜はその下の第２のポリシリコン膜１
ｏを酸化性雰囲気から守るもので，耐酸化性を有する膜
である。
第２図（ｄ）参照
レジストのマスクＩｌ！Ｊ１２をマスクにして，第１の
耐酸化膜１１と第２のポリシリコン膜１０と絶縁膜９を
異方性エッチングにより除去し，第１のポリシリコン膜
８を露出する溝１３を形成する。その後．レジストを除
去する． 第２図（ｅ）参照 全面に厚さ５００〜１０００人（７） Ｓ ｊ ，ｌＮ
ａ膜をＣＶＤ法により或長ずる。つづいて，異方性エ
ッチングを行い，溝１３の側壁に耐酸化膜側壁１４を残
す。
耐酸化膜１１と第２のポリシリコン膜１０と絶縁膜９を
異方性エッチングにより除去し，第１のポリシリコン膜
８を露出する溝１３を形成する。その後．レジストを除
去する． 第２図（ｅ）参照 全面に厚さ５００〜１０００人（７） Ｓ ｊ ，ｌＮ
ａ膜をＣＶＤ法により或長ずる。つづいて，異方性エ
ッチングを行い，溝１３の側壁に耐酸化膜側壁１４を残
す。
第２のポリシリコン膜１０は，上面を第１の耐酸化膜１
１で．側面を耐酸化膜側壁１４で覆われる．第２図Ｃｆ
）参照 溝１３に露出している第１のポリシリコン膜８を異方性
エッチングにより除去し．第１のポリシリコン膜８の側
面を露出する。
１で．側面を耐酸化膜側壁１４で覆われる．第２図Ｃｆ
）参照 溝１３に露出している第１のポリシリコン膜８を異方性
エッチングにより除去し．第１のポリシリコン膜８の側
面を露出する。
次に．熱酸化を行って，第１のポリシリコン膜８の側面
とシリコン基板の一部を酸化する。熱酸化部の厚さは１
０００〜４０００人である．第２図（ｇ）参照 Ｓｉｎｇの異方性エッチングを行って熱酸化部を除去し
，シリコン基板を露出するとともに第１のポリシリコン
膜８の側部に酸化膜側壁ｌ５を残す。
とシリコン基板の一部を酸化する。熱酸化部の厚さは１
０００〜４０００人である．第２図（ｇ）参照 Ｓｉｎｇの異方性エッチングを行って熱酸化部を除去し
，シリコン基板を露出するとともに第１のポリシリコン
膜８の側部に酸化膜側壁ｌ５を残す。
第２図（ｈ）参照
シリコン基板に厚さ５００人程度の薄い熱酸化膜１６を
形成した後，内部ベース形成用の一導電型イオン注入を
行う。イオン注入条件はＢ”３５ｋｅＶ，３ Ｘ １
０ ”ｃｍ−”である。
形成した後，内部ベース形成用の一導電型イオン注入を
行う。イオン注入条件はＢ”３５ｋｅＶ，３ Ｘ １
０ ”ｃｍ−”である。
熱酸化膜１６はイオン注入用の透過膜であって．省略す
ることも可能である。
ることも可能である。
第２図（ｉ）参照
熱酸化膜１６をエッチングして除去し．一導電型イオン
注入領域ｌ７の部分のシリコン基板を露出する。このエ
ッチングはウエットエッチング，異方性エッチングのい
ずれでもよい。
注入領域ｌ７の部分のシリコン基板を露出する。このエ
ッチングはウエットエッチング，異方性エッチングのい
ずれでもよい。
次に．りん酸ボイルを行い第１の耐酸化膜１１と耐酸化
膜側壁ｌ４を除去する． 第２図（ｊ）参照 全面に厚さ１０００〜３０００人の第３のポリシリコン
膜１８を威長し，つづいてエミソタ形成用の反対導電型
イオン注入を行う。イオン注入条件は，例えば， Ａｓ
” ２ ５ｋｅＶ， Ｉ Ｘ １ ０ ”ｃｍ−”で
ある．イオン注入の際，不純物は第３のポリシリコン膜
１８中に留まるように低エネルギーで行う。
膜側壁ｌ４を除去する． 第２図（ｊ）参照 全面に厚さ１０００〜３０００人の第３のポリシリコン
膜１８を威長し，つづいてエミソタ形成用の反対導電型
イオン注入を行う。イオン注入条件は，例えば， Ａｓ
” ２ ５ｋｅＶ， Ｉ Ｘ １ ０ ”ｃｍ−”で
ある．イオン注入の際，不純物は第３のポリシリコン膜
１８中に留まるように低エネルギーで行う。
第２図（ｋ）参照
次に．第３のポリシリコン膜１８の異方性エッチングを
行い．第２のポリシリコン膜１０に接続するポリシリコ
ン側壁１９． ２０を残す。これにより．溝１３にポリ
シリコン側壁１９． ２０が分離して形成される。
行い．第２のポリシリコン膜１０に接続するポリシリコ
ン側壁１９． ２０を残す。これにより．溝１３にポリ
シリコン側壁１９． ２０が分離して形成される。
第２図（１）参照
エミッタ電極を形成する部分以外の第２のポリシリコン
膜ｌＯを除去した後， １１５０℃，２０秒の熱処理を
行う．第１のポリシリコン膜８からほう素がシリコン基
板に拡散して外部ベース２２． ２３を形成し，一導電
型イオン注入領域１７のほう素は活性化されて内部ベー
ス２１を形成する。外部ベース２２，２３と内部ベース
２１は連続するベースとなる。
膜ｌＯを除去した後， １１５０℃，２０秒の熱処理を
行う．第１のポリシリコン膜８からほう素がシリコン基
板に拡散して外部ベース２２． ２３を形成し，一導電
型イオン注入領域１７のほう素は活性化されて内部ベー
ス２１を形成する。外部ベース２２，２３と内部ベース
２１は連続するベースとなる。
同時に，ポリシリコン側壁１９． ２０からひ素がシリ
コン基板に拡散し，ベース内に第１の工ごソタ２４及び
第２のエミソタ２５が形成される．第２図（ｍ）参照 この図はマルチェミッタ・トランジスタ全体の断面図で
ある。
コン基板に拡散し，ベース内に第１の工ごソタ２４及び
第２のエミソタ２５が形成される．第２図（ｍ）参照 この図はマルチェミッタ・トランジスタ全体の断面図で
ある。
上記の工程につづいて，全面に絶縁膜２６を形成した後
９開口して第１の工ξソタ電極２７，第２の工旦フタ電
極２８，ベース電極２９，コレクタ電極３０を形成する
． このようにして，溝１３に２つの工５ ７夕がセルファ
ラインで形成される。
９開口して第１の工ξソタ電極２７，第２の工旦フタ電
極２８，ベース電極２９，コレクタ電極３０を形成する
． このようにして，溝１３に２つの工５ ７夕がセルファ
ラインで形成される。
次に．実施例Ｈについて説明する。
実施例Ｉと同じく第２図（ａ）から（ｃ）に至る工程を
行う。
行う。
次の工程は第３図（ａ）乃至（ｃ）を参照しながら説明
する。
する。
第３図（ａ）参照
レジストのマスクｐｌｉ．１２をマスクにして．第ｌの
耐酸化膜１１と第２のポリシリコン膜１０を異方性エッ
チングにより除去し．絶縁膜９を露出する溝１３を形成
する。その後．レジストを除去する。
耐酸化膜１１と第２のポリシリコン膜１０を異方性エッ
チングにより除去し．絶縁膜９を露出する溝１３を形成
する。その後．レジストを除去する。
第３図（ｂ）参照
全面に厚さ５００〜１０００人のＳｉＪ４膜をＣＶＤ法
により戒長ずる。つづいて．異方性エッチングを行い．
溝１３の側壁に耐酸化膜側壁１４を残す。
により戒長ずる。つづいて．異方性エッチングを行い．
溝１３の側壁に耐酸化膜側壁１４を残す。
第２のポリシリコン膜１０は．上面を第１の耐酸化膜工
１で，側面を耐酸化膜側壁ｌ４で覆われる。
１で，側面を耐酸化膜側壁ｌ４で覆われる。
第３図（ｃ）参照
溝１３に露出している絶縁膜９およびその下の第１のポ
リシリコン膜８を異方性エッチングにより除去し．第１
のポリシリコン膜８の側面を露出する． 次に，熱酸化を行って，第１のポリシリコン膜８の側面
とシリコン基板の一部を酸化する．熱酸化部の厚さは１
０００〜４０００人である。
リシリコン膜８を異方性エッチングにより除去し．第１
のポリシリコン膜８の側面を露出する． 次に，熱酸化を行って，第１のポリシリコン膜８の側面
とシリコン基板の一部を酸化する．熱酸化部の厚さは１
０００〜４０００人である。
ここから以降の工程は，第２図（ｇ）乃至（ｍ）に示し
た工程と同様である。
た工程と同様である。
このようにして，溝１３に２つのエミッタがセルファラ
インで形成される。
インで形成される。
以上説明したように，本発明によれば，１つのエミッタ
当りのベース面積の小さいマルチェミック・トランジス
タが形成できるので．集積度の向上を図れる。同時にベ
ース・コレクタ間寄生容量やベース・エミッタ間寄生容
量の低減が図れるので，高速化が達威される．
当りのベース面積の小さいマルチェミック・トランジス
タが形成できるので．集積度の向上を図れる。同時にベ
ース・コレクタ間寄生容量やベース・エミッタ間寄生容
量の低減が図れるので，高速化が達威される．
第１図は本発明のセルファライン型トランジスタのエミ
ッタ部の断面図， 第２図（ａ）乃至（ｍ）は実施例Ｉを説明するための断
面図． 第３図（ａ）乃至（ｃ）は実施例■を説明するための断
面図． 第４図は従来のマルチェ≧ソタ・トランジスタの断面図
， 第５図は従来のセルファライン型トランジスタの工稟ツ
タ部の断面図 である。 図において， １は支持基板， ２は埋め込み層， ３はエビタキシャル層． ４はフィールド酸化領域． ５は素子分離領域． ６はコレクタ・コンタクト領域， ７はベース形ｒｆｃ領域． ８は第１の導電膜であって第１のポリシリコン膜， ９は絶縁膜， ｌＯは第２の導電膜であって第２のポリシリコン膜， １１は第１の耐酸化膜， ｌ２はマスク膜， １３は溝， １４は耐酸化膜側壁， １５は酸化膜側壁， １６は熱酸化膜， ｌ７は一導電型不純物導入領域であって一導電型イオン
注入領域， １８は第３の導電膜であって第３のポリシリコン膜， １９． ２０導電膜側壁であってポリシリコン側壁，２
１はベースであって内部ベース， ２２． ２３はベースであって外部ベース，２４は第１
のエミッタ． ２５は第２のエミッタ， ２６は絶縁膜， ２７は第１のエミッタ電極． ２８は第２のエミッタ電極． ２９はベース電極， ３０はコレクタ電極 ≠叢老９目ｆ）でノレ７？ライン４Ｆランシ゜ズデｎエ
ミー・デを？Ｏズ勺′盾パ苅タ １ 口 ＜ａ） （１）） 夫 矩 ・１ク１ 冨２ ２ （’ｒ ／＋ １ ） ＋３：ｊ１１ 孕ｉ『 ３１そ づｉｔ 丁 第２起（￥０２） （Ｌ３） （ｈ） １３ （ ） タ１ 杷 ク ■ 冨２徨（！の３） Ａ５＋４才冫庄入 （Ｊ） （ｋ′） 拳Ｅ 施 イク１ｌ 工 暑２ｚ（イ／）４） １３遺 （Ｃ＞ 実 施 命 ■ 野 ３ 図
ッタ部の断面図， 第２図（ａ）乃至（ｍ）は実施例Ｉを説明するための断
面図． 第３図（ａ）乃至（ｃ）は実施例■を説明するための断
面図． 第４図は従来のマルチェ≧ソタ・トランジスタの断面図
， 第５図は従来のセルファライン型トランジスタの工稟ツ
タ部の断面図 である。 図において， １は支持基板， ２は埋め込み層， ３はエビタキシャル層． ４はフィールド酸化領域． ５は素子分離領域． ６はコレクタ・コンタクト領域， ７はベース形ｒｆｃ領域． ８は第１の導電膜であって第１のポリシリコン膜， ９は絶縁膜， ｌＯは第２の導電膜であって第２のポリシリコン膜， １１は第１の耐酸化膜， ｌ２はマスク膜， １３は溝， １４は耐酸化膜側壁， １５は酸化膜側壁， １６は熱酸化膜， ｌ７は一導電型不純物導入領域であって一導電型イオン
注入領域， １８は第３の導電膜であって第３のポリシリコン膜， １９． ２０導電膜側壁であってポリシリコン側壁，２
１はベースであって内部ベース， ２２． ２３はベースであって外部ベース，２４は第１
のエミッタ． ２５は第２のエミッタ， ２６は絶縁膜， ２７は第１のエミッタ電極． ２８は第２のエミッタ電極． ２９はベース電極， ３０はコレクタ電極 ≠叢老９目ｆ）でノレ７？ライン４Ｆランシ゜ズデｎエ
ミー・デを？Ｏズ勺′盾パ苅タ １ 口 ＜ａ） （１）） 夫 矩 ・１ク１ 冨２ ２ （’ｒ ／＋ １ ） ＋３：ｊ１１ 孕ｉ『 ３１そ づｉｔ 丁 第２起（￥０２） （Ｌ３） （ｈ） １３ （ ） タ１ 杷 ク ■ 冨２徨（！の３） Ａ５＋４才冫庄入 （Ｊ） （ｋ′） 拳Ｅ 施 イク１ｌ 工 暑２ｚ（イ／）４） １３遺 （Ｃ＞ 実 施 命 ■ 野 ３ 図
Claims (1)
- 【特許請求の範囲】 〔１〕半導体基板のベース形成領域（７）を覆う一導電
型の不純物を含む第１の導電膜（８）を形成した後、そ
の上部に絶縁膜（９）と第２の導電膜（１０）と第１の
耐酸化膜（１１）をこの順に形成する工程と、該ベース
形成領域（７）上に開口するマスク膜（１２）をマスク
にして該第１の耐酸化膜（１１）と該第２の導電膜（１
０）と該絶縁膜（９）をエッチングして除去し、該第１
の導電膜（８）を露出する溝（１３）を形成した後、該
マスク膜（１２）を除去する工程と、該溝（１３）内を
含む全面に第２の耐酸化膜を形成し、該第２の耐酸化膜
を異方性エッチングして該溝（１３）側面に耐酸化膜側
壁（１４）を残す工程と、該第１の導電膜（８）の該溝
（１３）に露出する部分を異方性エッチングにより除去
した後、該第１の導電膜（８）の該溝（１３）に露出す
る側部と該半導体基板の一部を熱酸化し、つづいて該半
導体基板の熱酸化部を異方性エッチングにより除去して
該溝（１３）に酸化膜側壁（１５）を残した後、該半導
体基板に一導電型の不純物を導入して一導電型不純物導
入領域（１７）を形成する工程と、 該第１の耐酸化膜（１１）と該耐酸化膜側壁（１４）を
除去した後、全面に反対導電型の不純物を含む第３の導
電膜（１８）を形成し、つづいて該第３の導電膜（１８
）を異方性エッチングして、該溝（１３）に該第２の導
電膜（１０）に接続する複数の導電膜側壁（１９、２０
）を残す工程と、 該第１の導電膜（８）から一導電型の不純物を該半導体
基板に拡散させて該一導電型不純物導入領域（１７）と
ともに連続せるベース（２１、２２、２３）を形成し、
かつ該複数の導電膜側壁（１９、２０）から反対導電型
の不純物を該半導体基板に拡散させて、該ベース内に複
数のエミッタ（２４、２５）を形成する熱処理を行う工
程と を含むことを特徴とする半導体装置の製造方法。 〔２〕半導体基板のベース形成領域（７）を覆う一導電
型の不純物を含む第１の導電膜（８）を形成した後、そ
の上部に絶縁膜（９）と第２の導電膜（１０）と第１の
耐酸化膜（１１）をこの順に形成する工程と、該ベース
形成領域（７）上に開口するマスク膜（１２）をマスク
にして該第１の耐酸化膜（１１）と該第２の導電膜（１
０）をエッチングして除去し、該絶縁膜（９）を露出す
る溝（１３）を形成した後、該マスク膜（１２）を除去
する工程と、 該溝（１３）内を含む全面に第２の耐酸化膜を形成し、
該第２の耐酸化膜を異方性エッチングして該溝（１３）
側面に耐酸化膜側壁（１４）を残した後、異方性エッチ
ングを行い該絶縁膜（９）と該第１の導電膜（８）を除
去する工程と、 該第１の導電膜（８）の該溝（１３）に露出する側部と
該半導体基板の一部を熱酸化し、つづいて該半導体基板
の熱酸化部を異方性エッチングにより除去して該溝（１
３）に酸化膜側壁（１５）を残した後、該半導体基板に
一導電型の不純物を導入して一導電型不純物導入領域（
１７）を形成する工程と、該第１の耐酸化膜（１１）と
該耐酸化膜側壁（１４）を除去した後、全面に反対導電
型の不純物を含む第３の導電膜（１８）を形成し、つづ
いて該第３の導電膜（１８）を異方性エッチングして、
該溝（１３）に該第２の導電膜（１０）に接続する複数
の導電膜側壁（１９、２０）を残す工程と、 該第１の導電膜（８）から一導電型の不純物を該半導体
基板に拡散させて該一導電型不純物導入領域（１７）と
ともに連続せるベース（２１、２２、２３）を形成し、
かつ該複数の導電膜側壁（１９、２０）から反対導電型
の不純物を該半導体基板に拡散させて、該ベース内に複
数のエミッタ（２４、２５）を形成する熱処理を行う工
程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300302A JPH03160726A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300302A JPH03160726A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160726A true JPH03160726A (ja) | 1991-07-10 |
Family
ID=17883147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300302A Pending JPH03160726A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049206A (ja) * | 2009-08-25 | 2011-03-10 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
-
1989
- 1989-11-17 JP JP1300302A patent/JPH03160726A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049206A (ja) * | 2009-08-25 | 2011-03-10 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
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