JPH0147020B2 - - Google Patents
Info
- Publication number
- JPH0147020B2 JPH0147020B2 JP56103454A JP10345481A JPH0147020B2 JP H0147020 B2 JPH0147020 B2 JP H0147020B2 JP 56103454 A JP56103454 A JP 56103454A JP 10345481 A JP10345481 A JP 10345481A JP H0147020 B2 JPH0147020 B2 JP H0147020B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon dioxide
- contact
- substrate
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路の製作、特に無境界接点構
造体及びその製造法に関する。
造体及びその製造法に関する。
記憶デバイス構造体においては、セルの寸法を
小さくする事が、性能を改善し、チツプ当りのセ
ル数を多くするための目標となる。記憶セルサイ
ズの減少を妨げるものの１つとしては、接点と隣
接構造との間の短絡を避けるために、リングラフ
イツクオーバレイの公差が許されなければならな
い、デバイス領域に対する電気的接点の形成にあ
る。例えば、FET記憶セルでは、隣接セルのゲ
ート電極と拡散領域との間隔は、絶縁層に接点孔
を開けるために、接点マスクをデバイス区域と正
確に合わせることが不可能であことを考慮に入れ
なければならない。第１図に示すように、接触区
域をゲート電極の縁１２すなわちワード線１３及
びフイールドオキサイド領域１５の縁１４から離
すために、接点区域１１のまわりに境界１０が必
要である。電極１６の縁１７も図示されている
が、これは、誘電層によつてワード線１３から垂
直に分離されている。境界１０は、例えば約1.5
ミクロンの幅をもつており、不用のチツプ表面領
域をあらわしている。バイポーラデバイスのエミ
ツタベース間隔を小さくできるようなプロセスが
工夫されており、例えば米国特許第4160991号で
は、ベース領域と接触するためにポリシリコン層
が使われている。ポリシリコン層は、絶縁層によ
つて金属エミツタ接触層から離れている。ポリシ
リコン層は、フイールドオキサイドの上に置か
れ、ポリシリコン層への金属接触が絶縁層によつ
て形成される。米国特許第4157219号は、デバイ
ス領域から離れているポリシリコン層との接触が
なされているエミツタベース間隔を小さくできる
プロセスに関するものである。
小さくする事が、性能を改善し、チツプ当りのセ
ル数を多くするための目標となる。記憶セルサイ
ズの減少を妨げるものの１つとしては、接点と隣
接構造との間の短絡を避けるために、リングラフ
イツクオーバレイの公差が許されなければならな
い、デバイス領域に対する電気的接点の形成にあ
る。例えば、FET記憶セルでは、隣接セルのゲ
ート電極と拡散領域との間隔は、絶縁層に接点孔
を開けるために、接点マスクをデバイス区域と正
確に合わせることが不可能であことを考慮に入れ
なければならない。第１図に示すように、接触区
域をゲート電極の縁１２すなわちワード線１３及
びフイールドオキサイド領域１５の縁１４から離
すために、接点区域１１のまわりに境界１０が必
要である。電極１６の縁１７も図示されている
が、これは、誘電層によつてワード線１３から垂
直に分離されている。境界１０は、例えば約1.5
ミクロンの幅をもつており、不用のチツプ表面領
域をあらわしている。バイポーラデバイスのエミ
ツタベース間隔を小さくできるようなプロセスが
工夫されており、例えば米国特許第4160991号で
は、ベース領域と接触するためにポリシリコン層
が使われている。ポリシリコン層は、絶縁層によ
つて金属エミツタ接触層から離れている。ポリシ
リコン層は、フイールドオキサイドの上に置か
れ、ポリシリコン層への金属接触が絶縁層によつ
て形成される。米国特許第4157219号は、デバイ
ス領域から離れているポリシリコン層との接触が
なされているエミツタベース間隔を小さくできる
プロセスに関するものである。
本発明は、FETセルの無境界接触を可能とし、
それによつてセルサイズの減少と性能の向上を実
現できるプロセスを見出した点にある。
それによつてセルサイズの減少と性能の向上を実
現できるプロセスを見出した点にある。
本発明によると、単結晶シリコン基板上に形成
される半導体デバイスとの無境界電気接点を形成
する方法が与えられているが、それは、次の手順
から成るものである。
される半導体デバイスとの無境界電気接点を形成
する方法が与えられているが、それは、次の手順
から成るものである。
デバイスの一部として、絶縁層と多結晶シリコ
ンのゲート電極を含むゲート構造をつくる事。
ンのゲート電極を含むゲート構造をつくる事。
デバイスに対し熱酸化を実施例する事。これに
よつて接触する基板の表面上よりもゲート電極上
の二酸化シリコン層が厚くなる。
よつて接触する基板の表面上よりもゲート電極上
の二酸化シリコン層が厚くなる。
基板の表面から二酸化シリコン層をエツチング
する事。この時、厚い二酸化シリコン層の一部だ
けをエツチングする。
する事。この時、厚い二酸化シリコン層の一部だ
けをエツチングする。
電気接触層が少なくともゲート電極の一部の上
にあるように、基板表面上、及びゲート電極の上
に存在する厚い二酸化シリコン層の上に、導電材
料の電気接触層を形成する事。
にあるように、基板表面上、及びゲート電極の上
に存在する厚い二酸化シリコン層の上に、導電材
料の電気接触層を形成する事。
この電気接触層は、例えば半導体チツプ上の記
憶アレイの一連の記憶セルの類似の拡散領域を接
続するために拡張できる。また、絶縁層が、接触
層及び層によつて形成された、ゲート電極及び電
界効果トランジスタのソース及び／又はドレイン
領域との接点上に形成される。
憶アレイの一連の記憶セルの類似の拡散領域を接
続するために拡張できる。また、絶縁層が、接触
層及び層によつて形成された、ゲート電極及び電
界効果トランジスタのソース及び／又はドレイン
領域との接点上に形成される。
電気接触層がドープ・ポリシリコンである場合
には、それは、ソース及び／またはドレイン領域
を形成する拡散ソースとして使用できる。これら
の領域はまた、拡散またはイオン打込みによつて
電気接触層を作る前に、形成することもできる。
には、それは、ソース及び／またはドレイン領域
を形成する拡散ソースとして使用できる。これら
の領域はまた、拡散またはイオン打込みによつて
電気接触層を作る前に、形成することもできる。
本発明ではまた、シリコン半導体基板上に形成
されるFETデバイスのための無境界電気接触構
造についても述べている。デバイスは、基板上の
絶縁層を有するゲート構造、及び絶縁層上の多結
晶シリコンのゲート電極をもつている。拡散領域
は、ゲートに隣接する基板に形成される。二酸化
シリコン層は、ソース電極の頂部及び側部をおお
う。導電材料の電気接触層は、シリコン基板の表
面と接触している。基板上の接触区域は、、拡散
ソース領域と同じ広がりをもつがそれより小さ
く、したがつて、接合よりも広がらない。接触層
はまた、少なくともソース電極の一部より上であ
るように二酸化シリコン層を越えて広がつてい
る。ここで用いている、拡散領域という言葉は、
イオン打込みによつて形成される領域を含んでい
る。
されるFETデバイスのための無境界電気接触構
造についても述べている。デバイスは、基板上の
絶縁層を有するゲート構造、及び絶縁層上の多結
晶シリコンのゲート電極をもつている。拡散領域
は、ゲートに隣接する基板に形成される。二酸化
シリコン層は、ソース電極の頂部及び側部をおお
う。導電材料の電気接触層は、シリコン基板の表
面と接触している。基板上の接触区域は、、拡散
ソース領域と同じ広がりをもつがそれより小さ
く、したがつて、接合よりも広がらない。接触層
はまた、少なくともソース電極の一部より上であ
るように二酸化シリコン層を越えて広がつてい
る。ここで用いている、拡散領域という言葉は、
イオン打込みによつて形成される領域を含んでい
る。
第２図〜第９図によれば、無境界接点を有する
FET逆転記憶セルが形成される。Ｐ形単結晶シ
リコン半導体基板２１の上に、厚さが約300〜400
Åの熱二酸化シリコン層２３が形成され、化学蒸
着（CVD）窒化シリコンの厚さ1000Åの層２５
がその上に形成される。窒化シリコン層２５は、
レジスト層２７を用いて、標準的なリソグラフイ
及びエツチング方法によつてパターン生成され
て、第２図に示す構造ができる。チヤンネル・ス
トツプ・イオン注入部２８が施される（その際に
レジスト層２７がホウ素のイオン注入をマスクす
る。）レジスト層２７は、剥離されて、厚さ約
6000Åのフイールドオキサイド領域２９０、約
1000℃の温度の蒸気中で生成される。残りの窒化
物層２５が高温燐酸中で剥離され、酸化物層２３
が緩衝フツ化水素酸中で除去されて、二酸化シリ
コン層３１が、約950℃の温度で乾燥酸素中で生
成して約500Åの厚さになり、第３図の構造がで
きる。CVDポリシリコン層３３が約4000Åの厚
さに上記構造体上に蒸着され、ホスホシリケート
ガラス（PSG）が、POCl3の雰囲気中で、酸化に
よつて、層３３の表面に形成される。構造体は、
燐をポリシリコン層にドライブするために窒素中
950℃で焼なましをし、導電ポリシリコン電極プ
レートとする。そしてPSG層は緩衝HF中で剥離
される。次にCVD二酸化シリコン層３５が約
3000Åの厚さに蒸着され、レジスト層を使い、緩
衝HFでエツチングしてパターンを生成する。ポ
リシリコン層３３の露出部は、CF4＋O2プラズマ
雰囲気中のドライエツチング、または、カテコー
ルを用いるウエツト・エツチングにより、層３５
の開口を通してエツチされ、第４図の構造ができ
る。二酸化シリコン層３１の露出部は、緩衝HF
で層３３の開口を通してエツチされ、500Å厚さ
のゲート二酸化シリコン層３７が、基板２１の露
出面上、ポリシリコン層３３の側壁３９及び頂部
に生成する（第５図）。ドープポリシリコンの第
２層が、ゲート電極４１を作るために形成され、
上の手順のくり返しによつてパターンが生成され
る。この時ポリシリコン層は、第５図のように、
側壁がまつすぐになるように、上にある酸化物層
４３を通して反応性イオンエツチングによつてエ
ツチされる。ゲート電極４１間の二酸化シリコン
層３７の部分は、基板２１の表面からエツチさ
れ、その結果できる構造は、800℃の温度で蒸気
中で再酸化され、基板２１上に500Åの二酸化シ
リコンが、そして、ゲート電極４１の側壁４５の
うえに2000Åの二酸化シリコンが生成する。これ
は、シリコン基板の酸化速度に比べてずつと早
い、燐ドープ・ポリシリコンによつて行なわれ
る。マスキングの必要がなければ、この二酸化シ
リコン層の薄い部分は、基板の表面部分４９から
除去されるが、この時、緩衝HFを使い、またな
るべくならば、CF4と水素の混合物を含む雰囲気
中での指向性反応性イオンエツチングによつて少
なくとも約1500Åの側壁酸化膜４７（第６図）を
残す。
FET逆転記憶セルが形成される。Ｐ形単結晶シ
リコン半導体基板２１の上に、厚さが約300〜400
Åの熱二酸化シリコン層２３が形成され、化学蒸
着（CVD）窒化シリコンの厚さ1000Åの層２５
がその上に形成される。窒化シリコン層２５は、
レジスト層２７を用いて、標準的なリソグラフイ
及びエツチング方法によつてパターン生成され
て、第２図に示す構造ができる。チヤンネル・ス
トツプ・イオン注入部２８が施される（その際に
レジスト層２７がホウ素のイオン注入をマスクす
る。）レジスト層２７は、剥離されて、厚さ約
6000Åのフイールドオキサイド領域２９０、約
1000℃の温度の蒸気中で生成される。残りの窒化
物層２５が高温燐酸中で剥離され、酸化物層２３
が緩衝フツ化水素酸中で除去されて、二酸化シリ
コン層３１が、約950℃の温度で乾燥酸素中で生
成して約500Åの厚さになり、第３図の構造がで
きる。CVDポリシリコン層３３が約4000Åの厚
さに上記構造体上に蒸着され、ホスホシリケート
ガラス（PSG）が、POCl3の雰囲気中で、酸化に
よつて、層３３の表面に形成される。構造体は、
燐をポリシリコン層にドライブするために窒素中
950℃で焼なましをし、導電ポリシリコン電極プ
レートとする。そしてPSG層は緩衝HF中で剥離
される。次にCVD二酸化シリコン層３５が約
3000Åの厚さに蒸着され、レジスト層を使い、緩
衝HFでエツチングしてパターンを生成する。ポ
リシリコン層３３の露出部は、CF4＋O2プラズマ
雰囲気中のドライエツチング、または、カテコー
ルを用いるウエツト・エツチングにより、層３５
の開口を通してエツチされ、第４図の構造ができ
る。二酸化シリコン層３１の露出部は、緩衝HF
で層３３の開口を通してエツチされ、500Å厚さ
のゲート二酸化シリコン層３７が、基板２１の露
出面上、ポリシリコン層３３の側壁３９及び頂部
に生成する（第５図）。ドープポリシリコンの第
２層が、ゲート電極４１を作るために形成され、
上の手順のくり返しによつてパターンが生成され
る。この時ポリシリコン層は、第５図のように、
側壁がまつすぐになるように、上にある酸化物層
４３を通して反応性イオンエツチングによつてエ
ツチされる。ゲート電極４１間の二酸化シリコン
層３７の部分は、基板２１の表面からエツチさ
れ、その結果できる構造は、800℃の温度で蒸気
中で再酸化され、基板２１上に500Åの二酸化シ
リコンが、そして、ゲート電極４１の側壁４５の
うえに2000Åの二酸化シリコンが生成する。これ
は、シリコン基板の酸化速度に比べてずつと早
い、燐ドープ・ポリシリコンによつて行なわれ
る。マスキングの必要がなければ、この二酸化シ
リコン層の薄い部分は、基板の表面部分４９から
除去されるが、この時、緩衝HFを使い、またな
るべくならば、CF4と水素の混合物を含む雰囲気
中での指向性反応性イオンエツチングによつて少
なくとも約1500Åの側壁酸化膜４７（第６図）を
残す。
次に、4000〜8000Åの厚さのポリシリコン第３
層５１をCVDによつてブランケツト蒸着し、
POCl3の雰囲気中の酸化によつて燐でドーピング
し、そのあと、窒素中で45分間95℃の温度で焼な
ましする。焼なましによつて燐は基板２１の表面
に拡散し、ポリシリコン層５１と電気的に接触す
る自己整列N+拡散領域５３を形成する。接合部
５２は燐の横方向拡散により、酸化物層４７の下
に位置する（第７図）。Dennardタイプの記憶セ
ルの拡散領域５３の機能は、業界でよく知られて
いるように、記憶セルアレイ中のビツト線として
働くことである。
層５１をCVDによつてブランケツト蒸着し、
POCl3の雰囲気中の酸化によつて燐でドーピング
し、そのあと、窒素中で45分間95℃の温度で焼な
ましする。焼なましによつて燐は基板２１の表面
に拡散し、ポリシリコン層５１と電気的に接触す
る自己整列N+拡散領域５３を形成する。接合部
５２は燐の横方向拡散により、酸化物層４７の下
に位置する（第７図）。Dennardタイプの記憶セ
ルの拡散領域５３の機能は、業界でよく知られて
いるように、記憶セルアレイ中のビツト線として
働くことである。
層５１は、次に、標準的なリングラフイ法及び
ドライまたはウエツトエツチングによつてパター
ン生成される。次に、熱二酸化シリコン層５５が
800℃の温度の蒸気中で生成される。接触穴５７
が、レジストマスクを用いて層５５を通し、ポリ
シリコン層５１まで開けられる。レジストが剥離
され、アルミニウムのような金属の層５９が蒸着
されパターン生成されて、層５１との電気的接続
を形成する。層５１の縁５０は、層４１の縁４０
及びフイールドオキサイド２９の縁３０と重なつ
ているため、接点開孔５７の心をずらせて、第９
図のように層４１及びフイールドオキサイド２９
と重ねても、基板又はゲート電極との接触の短絡
は起らない。このため、ゲート４１の縁４０とフ
イールドオキサイド２９の縁３０との間の間隔を
実質上N+接触領域５４の寸法にできる。従つて、
本発明の接点構造体は、２次元的に無境界とな
る。この結果、リソグラフイツクオーバレイ公差
を導電ポリシリコン接触層５１において吸収した
ずつと小形の記憶セルができる。例えば、ゲート
電極の縁の間、同様にフイールドオキサイド領域
の縁の間の間隔は、わずか２ミクロンですむ。こ
れに対して以前はオーバレイ公差のために６ミク
ロンが必要であつた。
ドライまたはウエツトエツチングによつてパター
ン生成される。次に、熱二酸化シリコン層５５が
800℃の温度の蒸気中で生成される。接触穴５７
が、レジストマスクを用いて層５５を通し、ポリ
シリコン層５１まで開けられる。レジストが剥離
され、アルミニウムのような金属の層５９が蒸着
されパターン生成されて、層５１との電気的接続
を形成する。層５１の縁５０は、層４１の縁４０
及びフイールドオキサイド２９の縁３０と重なつ
ているため、接点開孔５７の心をずらせて、第９
図のように層４１及びフイールドオキサイド２９
と重ねても、基板又はゲート電極との接触の短絡
は起らない。このため、ゲート４１の縁４０とフ
イールドオキサイド２９の縁３０との間の間隔を
実質上N+接触領域５４の寸法にできる。従つて、
本発明の接点構造体は、２次元的に無境界とな
る。この結果、リソグラフイツクオーバレイ公差
を導電ポリシリコン接触層５１において吸収した
ずつと小形の記憶セルができる。例えば、ゲート
電極の縁の間、同様にフイールドオキサイド領域
の縁の間の間隔は、わずか２ミクロンですむ。こ
れに対して以前はオーバレイ公差のために６ミク
ロンが必要であつた。
第１０図及び第１１図は、本発明の別の実施例
を示している。第１０図に示すように、ポリシリ
コン接点層５１は、隣接ビツト拡散N+領域５３
を接続するために使用できる。これによつて、例
えば米国特許第3387286号でDennardが述べてい
るタイプのセルの記憶アレイ中のポリシリコンビ
ツト線が可能となる。
を示している。第１０図に示すように、ポリシリ
コン接点層５１は、隣接ビツト拡散N+領域５３
を接続するために使用できる。これによつて、例
えば米国特許第3387286号でDennardが述べてい
るタイプのセルの記憶アレイ中のポリシリコンビ
ツト線が可能となる。
N+領域５３のため拡散ソースとしてポリシリ
コンを用いる代わりに、領域を、二酸化シリコン
層４７（第６図）の生成後そして基板２１の表面
４９からこの薄い酸化物を除去後、ヒ素または燐
のイオン打込みによつて形成できる。次にポリシ
リコンまたは金属層６１（第１１図）のアルミニ
ウムのような金属を蒸着して、領域５３と電気的
に接触される。
コンを用いる代わりに、領域を、二酸化シリコン
層４７（第６図）の生成後そして基板２１の表面
４９からこの薄い酸化物を除去後、ヒ素または燐
のイオン打込みによつて形成できる。次にポリシ
リコンまたは金属層６１（第１１図）のアルミニ
ウムのような金属を蒸着して、領域５３と電気的
に接触される。
第１図は、従来技術による接点構造体を示す図
である。第２図から第８図までは、本発明のプロ
セスによつてFETデバイスの無境界接触構造を
形成するための手順を示す図である。第９図は、
本発明による無境界接点構造体のレイアウトを示
す図である。第１０図及び第１１図は、本発明の
別の実施例を示す図である。 ２１…基板、２３…二酸化シリコン層、２５…
窒化シリコン層、２７…フオトレジスト層、２８
…イオン注入層、２９…フイールドオキサイド領
域、３１…二酸化シリコン層、３３…ポリシリコ
ン層、３５…二酸化シリコン層、４１…ポリシリ
コン層、５１…ポリシリコン層、５３…N+拡散
領域。
である。第２図から第８図までは、本発明のプロ
セスによつてFETデバイスの無境界接触構造を
形成するための手順を示す図である。第９図は、
本発明による無境界接点構造体のレイアウトを示
す図である。第１０図及び第１１図は、本発明の
別の実施例を示す図である。 ２１…基板、２３…二酸化シリコン層、２５…
窒化シリコン層、２７…フオトレジスト層、２８
…イオン注入層、２９…フイールドオキサイド領
域、３１…二酸化シリコン層、３３…ポリシリコ
ン層、３５…二酸化シリコン層、４１…ポリシリ
コン層、５１…ポリシリコン層、５３…N+拡散
領域。
Claims (1)
- １ シリコン基板に形成される半導体デバイスに
対する所定の幅寸法を有する電気的接点の形成方
法において、絶縁層及びドープ・ポリシリコン・
ゲート電極を含むゲート構造体を上記デバイスの
一部として形成し、２つの平行なゲートが形成さ
れるように上記ゲート構造体を通して拡散領域と
なるべき上記基板の表面まで上記所定の幅寸法よ
り小さい寸法の開孔を形成し、上記接点が形成さ
れるべき上記基板の表面上よりも上記ゲート電極
上の方がより厚くなる様に熱酸化によつて二酸化
シリコン層を形成し、上記表面から上記二酸化シ
リコン層を食刻すると共に、上記より厚い二酸化
シリコン層の一部のみを食刻し、上記表面の上並
びに上記より厚い二酸化シリコン層上であつて上
記ゲート電極の少なくとも一部の上に導電材より
なる電気的接点層を形成する事よりなる上記電気
的接点の形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/182,722 US4409722A (en) | 1980-08-29 | 1980-08-29 | Borderless diffusion contact process and structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750441A JPS5750441A (en) | 1982-03-24 |
| JPH0147020B2 true JPH0147020B2 (ja) | 1989-10-12 |
Family
ID=22669728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103454A Granted JPS5750441A (en) | 1980-08-29 | 1981-07-03 | Method of forming electric contact |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4409722A (ja) |
| EP (1) | EP0046857B1 (ja) |
| JP (1) | JPS5750441A (ja) |
| DE (1) | DE3168886D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209156A (ja) * | 1982-05-31 | 1983-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| US4488348A (en) * | 1983-06-15 | 1984-12-18 | Hewlett-Packard Company | Method for making a self-aligned vertically stacked gate MOS device |
| JP2503621B2 (ja) * | 1989-01-23 | 1996-06-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5541427A (en) * | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
| JP3396286B2 (ja) * | 1994-02-28 | 2003-04-14 | 三菱電機株式会社 | 半導体集積回路装置およびその製造方法 |
| US5641708A (en) * | 1994-06-07 | 1997-06-24 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating conductive structures in integrated circuits |
| JP2616706B2 (ja) * | 1994-08-04 | 1997-06-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5960318A (en) * | 1995-10-27 | 1999-09-28 | Siemens Aktiengesellschaft | Borderless contact etch process with sidewall spacer and selective isotropic etch process |
| US5792703A (en) * | 1996-03-20 | 1998-08-11 | International Business Machines Corporation | Self-aligned contact wiring process for SI devices |
| US5804485A (en) * | 1997-02-25 | 1998-09-08 | Miracle Technology Co Ltd | High density metal gate MOS fabrication process |
| US5970340A (en) | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| JP5339972B2 (ja) * | 2009-03-10 | 2013-11-13 | 株式会社ジャパンディスプレイ | 画像表示装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3967981A (en) * | 1971-01-14 | 1976-07-06 | Shumpei Yamazaki | Method for manufacturing a semiconductor field effort transistor |
| US4074304A (en) * | 1974-10-04 | 1978-02-14 | Nippon Electric Company, Ltd. | Semiconductor device having a miniature junction area and process for fabricating same |
| JPS543480A (en) * | 1977-06-09 | 1979-01-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4160991A (en) * | 1977-10-25 | 1979-07-10 | International Business Machines Corporation | High performance bipolar device and method for making same |
| US4251571A (en) * | 1978-05-02 | 1981-02-17 | International Business Machines Corporation | Method for forming semiconductor structure with improved isolation between two layers of polycrystalline silicon |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US4234362A (en) * | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
| US4240196A (en) * | 1978-12-29 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Fabrication of two-level polysilicon devices |
| CA1131796A (en) * | 1979-01-08 | 1982-09-14 | Tarsaim L. Batra | Method for fabricating mos device with self-aligned contacts |
| JPS6055988B2 (ja) * | 1979-01-26 | 1985-12-07 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS5650532A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1980
- 1980-08-29 US US06/182,722 patent/US4409722A/en not_active Expired - Lifetime
-
1981
- 1981-07-03 JP JP56103454A patent/JPS5750441A/ja active Granted
- 1981-07-14 EP EP81105495A patent/EP0046857B1/en not_active Expired
- 1981-07-14 DE DE8181105495T patent/DE3168886D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750441A (en) | 1982-03-24 |
| DE3168886D1 (en) | 1985-03-28 |
| US4409722A (en) | 1983-10-18 |
| EP0046857A3 (en) | 1982-09-08 |
| EP0046857A2 (en) | 1982-03-10 |
| EP0046857B1 (en) | 1985-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4466172A (en) | Method for fabricating MOS device with self-aligned contacts | |
| US4517729A (en) | Method for fabricating MOS device with self-aligned contacts | |
| JP3164026B2 (ja) | 半導体装置及びその製造方法 | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| US4641170A (en) | Self-aligned lateral bipolar transistors | |
| US4374454A (en) | Method of manufacturing a semiconductor device | |
| US4379001A (en) | Method of making semiconductor devices | |
| JPS6231506B2 (ja) | ||
| US4584761A (en) | Integrated circuit chip processing techniques and integrated chip produced thereby | |
| JPS6249750B2 (ja) | ||
| JPH0147020B2 (ja) | ||
| JP2553030B2 (ja) | 集積回路構造体およびその製造方法 | |
| JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100256237B1 (ko) | 콘택홀 형성방법 | |
| JPH01155660A (ja) | 半導体装置の製造方法 | |
| KR19980037651A (ko) | 반도체 메모리 소자의 패드 및 그 제조방법 | |
| JPS59220968A (ja) | 半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| KR100255127B1 (ko) | 횡형 구조의 바이폴라 트랜지스터의 제조방법 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
| JPS6161546B2 (ja) | ||
| JPH05326726A (ja) | 半導体装置の製造方法 | |
| JPS6077460A (ja) | 半導体装置の製造方法 | |
| JPH03160726A (ja) | 半導体装置の製造方法 |