JPH02298112A - 遅延素子 - Google Patents
遅延素子Info
- Publication number
- JPH02298112A JPH02298112A JP1117205A JP11720589A JPH02298112A JP H02298112 A JPH02298112 A JP H02298112A JP 1117205 A JP1117205 A JP 1117205A JP 11720589 A JP11720589 A JP 11720589A JP H02298112 A JPH02298112 A JP H02298112A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- capacitors
- transistors
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
- Television Signal Processing For Recording (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ビデオ信号用に通した遅延素子に関するもの
である。
である。
ビデオカメラ、ＶＴＲ，テレビ受像機等のビデオ装置に
おいて、ビデオ信号を１水平期間あるいはその半分また
は整数倍遅らせる遅延素子は、色信号の分離、垂直輪郭
補正、スキュー補正などを行うための重要な要素である
。ところで、これらのビデオ装置は、近年特に小型化、
高性能化、低消費電力化が進んでおり、上記遅延素子に
も同様の特性が求められている。
おいて、ビデオ信号を１水平期間あるいはその半分また
は整数倍遅らせる遅延素子は、色信号の分離、垂直輪郭
補正、スキュー補正などを行うための重要な要素である
。ところで、これらのビデオ装置は、近年特に小型化、
高性能化、低消費電力化が進んでおり、上記遅延素子に
も同様の特性が求められている。
従来、これらの目的を達成するのに、ガラス遅延線、Ｃ
ＯＤ遅延線が主に用いられている。ガラス遅延線は、ガ
ラスの両端に電気機械変換素子を配置し、ガラス中を超
音波が伝搬する時間を利用して信号のｄ延を行うもので
ある。また、ＣＣＤ遅延線は、所定の段数のＣＣＤを所
定のクロックで駆動し、ＣＣＤの端から端までの転送時
間を利用して信号の遅延を行うものである。
ＯＤ遅延線が主に用いられている。ガラス遅延線は、ガ
ラスの両端に電気機械変換素子を配置し、ガラス中を超
音波が伝搬する時間を利用して信号のｄ延を行うもので
ある。また、ＣＣＤ遅延線は、所定の段数のＣＣＤを所
定のクロックで駆動し、ＣＣＤの端から端までの転送時
間を利用して信号の遅延を行うものである。
（発明が解決しようとする課題〕
しかしながら、上記のような遅延素子にあっては、構造
上、製造上の理由から、更に小型化、高性能化、低消費
電力化を行うには限界があるという問題点があった。例
えば、ガラス遅延線では、電気機械変換素子の変換特性
、あるいはガラスの伝達特性により、低周波の信号を遅
延させることができないため、遅延装置に入力する前に
必ず信号を高周波で変調し、また遅延された信号を復調
しなければならないので、そのための変復調回路が必要
である。更に、ガラス中を伝搬する音波の速度を極端に
遅くすることは不可能であるので、ガラスの長さを小型
化するのにも限界がある。
上、製造上の理由から、更に小型化、高性能化、低消費
電力化を行うには限界があるという問題点があった。例
えば、ガラス遅延線では、電気機械変換素子の変換特性
、あるいはガラスの伝達特性により、低周波の信号を遅
延させることができないため、遅延装置に入力する前に
必ず信号を高周波で変調し、また遅延された信号を復調
しなければならないので、そのための変復調回路が必要
である。更に、ガラス中を伝搬する音波の速度を極端に
遅くすることは不可能であるので、ガラスの長さを小型
化するのにも限界がある。
また、ＣＯＤ遅延線では、原理的に転送駆動電極がかな
り大きな容量を持つため、駆動パルスが消費する電力が
大きく、また、転送電荷量を多くするため、ＩＯＶ程度
の高い電圧を必要とする。
り大きな容量を持つため、駆動パルスが消費する電力が
大きく、また、転送電荷量を多くするため、ＩＯＶ程度
の高い電圧を必要とする。
本発明は、このような問題点に着目してなされたもので
、小型、高性能で低消費電力の遅延素子を得ることを目
的としている。
、小型、高性能で低消費電力の遅延素子を得ることを目
的としている。
本発明の遅延素子は、シフトレジスタと、信号を蓄積す
る複数のコンデンサと、そのコンデンサにそれぞれ対応
して接続された複数の書き込みトランジスタ及び読み出
しトランジスタを有し、上記書き込みトランジスタ及び
読み出しトランジスタのゲートがシフトレジスタの各々
の出力端子に接続されており、各々の書き込みトランジ
スタの他端が入力端に共通に接続され、各々の読み出し
トランジスタの他端が出力側に共通に接続されているも
のである。また、上記シフトレジスタ、コンデンサ、ト
ランジスタの組み合わせを複数有し、更にその複数の組
み合わせがシフトレジスタを共有しているものである。
る複数のコンデンサと、そのコンデンサにそれぞれ対応
して接続された複数の書き込みトランジスタ及び読み出
しトランジスタを有し、上記書き込みトランジスタ及び
読み出しトランジスタのゲートがシフトレジスタの各々
の出力端子に接続されており、各々の書き込みトランジ
スタの他端が入力端に共通に接続され、各々の読み出し
トランジスタの他端が出力側に共通に接続されているも
のである。また、上記シフトレジスタ、コンデンサ、ト
ランジスタの組み合わせを複数有し、更にその複数の組
み合わせがシフトレジスタを共有しているものである。
本発明の遅延素子においては、シフトレジスタにより書
き込みトランジスタのうち何れかが選択され、その選択
されたトランジスタに対応するコンデンサに信号が蓄積
され、シフトレジスタにより読み出しトランジスタのう
ち何れかが選択され、その選択されたトランジスタに対
応するコンデンサより信号が読み出される。
き込みトランジスタのうち何れかが選択され、その選択
されたトランジスタに対応するコンデンサに信号が蓄積
され、シフトレジスタにより読み出しトランジスタのう
ち何れかが選択され、その選択されたトランジスタに対
応するコンデンサより信号が読み出される。
以下、本発明の実施例を図面について説明する。
第１図は本発明の第１実施例を示す構成図である。なお
、同図においては、説明の簡略化のため、５段、２列の
構成になっているが、実際には入力される信号の周波数
帯域及び遅延時間に応じた所定の段数及び列数の構成を
取る事が出来る。
、同図においては、説明の簡略化のため、５段、２列の
構成になっているが、実際には入力される信号の周波数
帯域及び遅延時間に応じた所定の段数及び列数の構成を
取る事が出来る。
図中、１．４はシフトレジスタ、２．５はそれぞれのシ
フトレジスタ１．４のシフト動作を行うためのクロック
（ＣＬに１．ＣＬに２）の入力信号線、３．６はそれぞ
れのシフトレジスタ１．４の動作を開始するためのスタ
ートパルス（ＳＰＩ。
フトレジスタ１．４のシフト動作を行うためのクロック
（ＣＬに１．ＣＬに２）の入力信号線、３．６はそれぞ
れのシフトレジスタ１．４の動作を開始するためのスタ
ートパルス（ＳＰＩ。
５Ｐ２）の入力信号線、７は信号入力端子、８〜３３は
ＭＯＳ）ランジスタ、３４〜４３は信号蓄積用のコンデ
ンサ、４４は出力アンプ、４５は信号出力端子である。
ＭＯＳ）ランジスタ、３４〜４３は信号蓄積用のコンデ
ンサ、４４は出力アンプ、４５は信号出力端子である。
上記構成において５シフトレジスタｌは、信号線３にス
タートパルスＳＰＩが加えられてから信号線２にクロッ
クＣＬＫＩが加わるごとに、Ｓｌ、Ｓ２．Ｓ３．Ｓ４．
Ｓ５．Ｓ６の順に出力パルス（駆動パルス）を発生する
。
タートパルスＳＰＩが加えられてから信号線２にクロッ
クＣＬＫＩが加わるごとに、Ｓｌ、Ｓ２．Ｓ３．Ｓ４．
Ｓ５．Ｓ６の順に出力パルス（駆動パルス）を発生する
。
一方、人力信号は信号入力端子７より人力され、トラン
ジスタ８にゲート信号Ｗ１が加えられている時は該トラ
ンジスタ８を通り、シフトレジスタ１の出力パルスＳ１
〜Ｓ６により選択されるトランジスタ１０〜１４のうち
何れかを通ってコンデンサ３４〜３８のうちの何れかに
蓄積される。そして、−ｈ記パルスＳ１〜Ｓ６により選
択されるトランジスタ１０〜１４は、上記の様に信号線
２に加えられるクロックＣＬＫＩにより次々に移動し、
信号が蓄積されるコンデンサ３４〜３８も次々に移動す
る。また、トランジスタ９にゲートイエ号Ｗ２が加えら
れている時は該トランジスタ９を通り、前述と同様に、
信号はコンデンサ３９〜４３のうち何れかに蓄積される
。
ジスタ８にゲート信号Ｗ１が加えられている時は該トラ
ンジスタ８を通り、シフトレジスタ１の出力パルスＳ１
〜Ｓ６により選択されるトランジスタ１０〜１４のうち
何れかを通ってコンデンサ３４〜３８のうちの何れかに
蓄積される。そして、−ｈ記パルスＳ１〜Ｓ６により選
択されるトランジスタ１０〜１４は、上記の様に信号線
２に加えられるクロックＣＬＫＩにより次々に移動し、
信号が蓄積されるコンデンサ３４〜３８も次々に移動す
る。また、トランジスタ９にゲートイエ号Ｗ２が加えら
れている時は該トランジスタ９を通り、前述と同様に、
信号はコンデンサ３９〜４３のうち何れかに蓄積される
。
次に、上述の様にコンデンサ３４〜３８に蓄積された信
号は、トランジスタ１５〜１９のうち上記パルス８１〜
Ｓ６により選択されたものを通り、トランジスタ３０を
通してアンプ４４により増幅され、信号出力端子４５よ
り出力される。このとき、トランジスタ３０がゲート信
号Ｒ１により導通し再び非導通になった直後に、トラン
ジスタ３２がゲート信号Ｃ１によって導通する事により
、配線容量に蓄積された不要な電荷がクリアされる。そ
して、図中下側の部分でも上述と同様の動作が行われ、
コンデンサ３９〜４３に蓄積された信号が信号出力端子
４５から読み出される。
号は、トランジスタ１５〜１９のうち上記パルス８１〜
Ｓ６により選択されたものを通り、トランジスタ３０を
通してアンプ４４により増幅され、信号出力端子４５よ
り出力される。このとき、トランジスタ３０がゲート信
号Ｒ１により導通し再び非導通になった直後に、トラン
ジスタ３２がゲート信号Ｃ１によって導通する事により
、配線容量に蓄積された不要な電荷がクリアされる。そ
して、図中下側の部分でも上述と同様の動作が行われ、
コンデンサ３９〜４３に蓄積された信号が信号出力端子
４５から読み出される。
第２図は第１図の動作タイミング図である。上述のよう
に、先ずスタートパルスＳＰ１が発生して、シフトレジ
スタ！の動作が開始し、クロックＣＬに１が加わるごと
に出力パルス３１〜Ｓ６が次々に発生する。ここで、第
１図中コンデンサ３４に注目すると、先ずパルスＳ２に
よりトランジスタ１０が導通してこのコンデンサ３４に
信号が蓄積され、クロックＣＬに１が更に５パルス発生
すると、パルスＳ１が発生し、トランジスタ１５及び３
０が導通して上記信号がアンプ４４を通して出力される
。したがフて、上記４８号が遅延される時間は、パルス
Ｓ２から１次のパルスＳ１までの時間ＴＩで表わされる
。また、スタートパルスＳＰ１とＳＦ３は１／２クロツ
クずれており、パルスＳ７はパルスＳ１が出てからパル
スＳ２が出るまでの間に発生する。したがって人力信号
は、クロックＣＬにｌあるいはＣＬＫ２の周期の１７２
の周期でサンプリングされる事になり、広帯域の信号が
取り扱える。
に、先ずスタートパルスＳＰ１が発生して、シフトレジ
スタ！の動作が開始し、クロックＣＬに１が加わるごと
に出力パルス３１〜Ｓ６が次々に発生する。ここで、第
１図中コンデンサ３４に注目すると、先ずパルスＳ２に
よりトランジスタ１０が導通してこのコンデンサ３４に
信号が蓄積され、クロックＣＬに１が更に５パルス発生
すると、パルスＳ１が発生し、トランジスタ１５及び３
０が導通して上記信号がアンプ４４を通して出力される
。したがフて、上記４８号が遅延される時間は、パルス
Ｓ２から１次のパルスＳ１までの時間ＴＩで表わされる
。また、スタートパルスＳＰ１とＳＦ３は１／２クロツ
クずれており、パルスＳ７はパルスＳ１が出てからパル
スＳ２が出るまでの間に発生する。したがって人力信号
は、クロックＣＬにｌあるいはＣＬＫ２の周期の１７２
の周期でサンプリングされる事になり、広帯域の信号が
取り扱える。
第３図は本発明の第２実施例を示す構成図であり、第１
図と同一または同機能部分には同一符号を付しである。
図と同一または同機能部分には同一符号を付しである。
シフトレジスタ４のスタートパルス入力端子はシフトレ
ジスタ１のパルスＳ５の出力端子に接続されており、パ
ルスＳ５が選択されるとシフトレジスタ４の動作が開始
される。したがって、クロックＣＬＫＩ及びＣＬＫ２の
信号線２，５に同一のクロックパルスが加えられれば、
パルスＳ６と同時にパルスＳ７が発生し、その後パルス
Ｓ８．Ｓ９と順次発生される。また、人力信号は信号入
力端子７より入力され、シフトレジスタｌ及び４の出力
パルスＳ！〜３１２のうちの何れかにより選択されたト
ランジスタ１０〜２４を通して、コンデンサ３４〜４３
のうち何れかに蓄積される。その後蓄積された信号は、
対応するトランジスタ１５〜４３のうち何れかが導通さ
れると、トランジスタ３０または３１を通してアンプ４
４に加えられ、信号出力端子４５より出力される。
ジスタ１のパルスＳ５の出力端子に接続されており、パ
ルスＳ５が選択されるとシフトレジスタ４の動作が開始
される。したがって、クロックＣＬＫＩ及びＣＬＫ２の
信号線２，５に同一のクロックパルスが加えられれば、
パルスＳ６と同時にパルスＳ７が発生し、その後パルス
Ｓ８．Ｓ９と順次発生される。また、人力信号は信号入
力端子７より入力され、シフトレジスタｌ及び４の出力
パルスＳ！〜３１２のうちの何れかにより選択されたト
ランジスタ１０〜２４を通して、コンデンサ３４〜４３
のうち何れかに蓄積される。その後蓄積された信号は、
対応するトランジスタ１５〜４３のうち何れかが導通さ
れると、トランジスタ３０または３１を通してアンプ４
４に加えられ、信号出力端子４５より出力される。
そして、前述の様に信号線に残った不要な電荷は、トラ
ンジスタ３２及び３３を通してクリアされる。
ンジスタ３２及び３３を通してクリアされる。
第４図は第３図の動作タイミング図である。スタートパ
ルスＳＰＩが加えられると、クロックＣＬに１が加わる
ごとにパルスＳｌ、Ｓ２．Ｓ３が順次発生し、パルスＳ
５が発生するとシフトレジスタ４が動作開始する。そし
て、パルスＳ６が発生すると同時にパルスＳ７が発生し
、その後パルス３８．Ｓ９と順次発生する。一方、トラ
ンジスタ３０のゲートパルスＲ１は、パルスＳｔが発生
してからパルスＳ５が発生するまでの間、またトランジ
スタ３１のゲートパルスＲ２は、パルスＳ７が発生して
からパルスＳｌｌが発生するまでの間それぞれトランジ
スタ３０．３１に加えられる。第１図中コンデンサ３４
に注目すると、パルスＳ２により信号が蓄積され、パル
スＳ１により読み出されるので、時間Ｔ１の開信号が遅
延される。
ルスＳＰＩが加えられると、クロックＣＬに１が加わる
ごとにパルスＳｌ、Ｓ２．Ｓ３が順次発生し、パルスＳ
５が発生するとシフトレジスタ４が動作開始する。そし
て、パルスＳ６が発生すると同時にパルスＳ７が発生し
、その後パルス３８．Ｓ９と順次発生する。一方、トラ
ンジスタ３０のゲートパルスＲ１は、パルスＳｔが発生
してからパルスＳ５が発生するまでの間、またトランジ
スタ３１のゲートパルスＲ２は、パルスＳ７が発生して
からパルスＳｌｌが発生するまでの間それぞれトランジ
スタ３０．３１に加えられる。第１図中コンデンサ３４
に注目すると、パルスＳ２により信号が蓄積され、パル
スＳ１により読み出されるので、時間Ｔ１の開信号が遅
延される。
第５図は本発明の第３実施例を示す構成図である０図中
、４６はサンプルアンドホールド（以下Ｓ／Ｈと略す）
回路、４７はクロックＣＬに１の入力信号線２に加えら
れるクロックパルスの周期の半分の時間の遅延回路、４
８はアンプ４４と同様のアンプ、４９は加算器である。
、４６はサンプルアンドホールド（以下Ｓ／Ｈと略す）
回路、４７はクロックＣＬに１の入力信号線２に加えら
れるクロックパルスの周期の半分の時間の遅延回路、４
８はアンプ４４と同様のアンプ、４９は加算器である。
また、シフトレジスタ１は、図の上下両側の端子より同
一のパルスを出力する様に構成されている。
一のパルスを出力する様に構成されている。
上記構成において、人力信号は信号入力端子７に加えら
れ、トランジスタ１０〜１４には直接、またＳ／Ｈ回路
４６を通してトランジスタ２０〜２４に加えられ、パル
ス５１〜Ｓ６のうち何れかに対応するトランジスタ二つ
が同時に導通し、対応する二つのコンデンサに蓄積され
る。その後、トランジスタ１５〜１９及び２５〜２９の
うち選択された一つが導通し、コンデンサ３４〜４３の
うち対応するものの信号が読み出され、トランジスタ３
０及び３１を通してアンプ４４．４８により増幅される
。アンプ４４の出力は遅延回路４７により遅延された後
、加算器４９でアンプ４８の出力と加算され、信号出力
端子４５より出力される。
れ、トランジスタ１０〜１４には直接、またＳ／Ｈ回路
４６を通してトランジスタ２０〜２４に加えられ、パル
ス５１〜Ｓ６のうち何れかに対応するトランジスタ二つ
が同時に導通し、対応する二つのコンデンサに蓄積され
る。その後、トランジスタ１５〜１９及び２５〜２９の
うち選択された一つが導通し、コンデンサ３４〜４３の
うち対応するものの信号が読み出され、トランジスタ３
０及び３１を通してアンプ４４．４８により増幅される
。アンプ４４の出力は遅延回路４７により遅延された後
、加算器４９でアンプ４８の出力と加算され、信号出力
端子４５より出力される。
第６図は第５図の動作タイミング図である。
Ｓ／Ｈ回路４６にはクロックＣＬＫＩと同一周期で半周
期ずれたクロックＳＨＩが加えられる。したがって、例
えば第５図中のコンデンサ３４及び３９に注目すると、
パルスＳ２が発生するとコンデンサ３４にはその時点の
信号、またコンデンサ３９にはクロックＣＬＫＩの半周
期前の信号が蓄積される。また、パルスＳ１が発生する
と、蓄積された信号が各々出力されるが、コンデンサ３
４に蓄積された信号は遅延回路４７により前述の様にク
ロックＣＬＫＩの半周期遅延されるため、コンデンサ３
９に蓄積された信号のほうが先に出力される。したがっ
て、入力信号のサンプリング周期はクロックＣＬに１の
周期の半分になり、広帯域の信号が扱える。
期ずれたクロックＳＨＩが加えられる。したがって、例
えば第５図中のコンデンサ３４及び３９に注目すると、
パルスＳ２が発生するとコンデンサ３４にはその時点の
信号、またコンデンサ３９にはクロックＣＬＫＩの半周
期前の信号が蓄積される。また、パルスＳ１が発生する
と、蓄積された信号が各々出力されるが、コンデンサ３
４に蓄積された信号は遅延回路４７により前述の様にク
ロックＣＬＫＩの半周期遅延されるため、コンデンサ３
９に蓄積された信号のほうが先に出力される。したがっ
て、入力信号のサンプリング周期はクロックＣＬに１の
周期の半分になり、広帯域の信号が扱える。
以上各実施例について述べたが、何れの実施例において
も、シフトレジスタ、コンデンサ及びトランジスタの組
合せであるので、小型、高性能。
も、シフトレジスタ、コンデンサ及びトランジスタの組
合せであるので、小型、高性能。
低消費電力の遅延素子が実現でき、また駆動電圧に高い
電圧を必要としない。
電圧を必要としない。
（発明の効果〕
以上のように、本発明によれば、小型、高性能で、また
低消費電力の遅延素子が得られるという効果がある。
低消費電力の遅延素子が得られるという効果がある。
第１図は本発明の第１実施例を示す構成図、第２図は第
１図の遅延素子の動作タイミング図、第３図は本発明の
第２実施例を示す構成図、第４図は第３図の遅延素子の
動作タイミング図、第５図は本発明の第３実施例を示す
構成図、第６図は第５図の遅延素子の動作タイミング図
である。 １．４−・・・・・シフトレジスタ ７・・・・・・信号入力端子 ８〜３３・・−−−−ＭＯＳトランジスタ３４〜４３・
・・・・・コンデンサ ４５−−−−−−信号出力端子
１図の遅延素子の動作タイミング図、第３図は本発明の
第２実施例を示す構成図、第４図は第３図の遅延素子の
動作タイミング図、第５図は本発明の第３実施例を示す
構成図、第６図は第５図の遅延素子の動作タイミング図
である。 １．４−・・・・・シフトレジスタ ７・・・・・・信号入力端子 ８〜３３・・−−−−ＭＯＳトランジスタ３４〜４３・
・・・・・コンデンサ ４５−−−−−−信号出力端子
Claims (3)
- （１）シフトレジスタと、信号を蓄積する複数のコンデ
ンサと、そのコンデンサにそれぞれ対応して接続された
複数の書き込みトランジスタ及び読み出しトランジスタ
を有し、上記書き込みトランジスタ及び読み出しトラン
ジスタのゲートがシフトレジスタの各々の出力端子に接
続されており、各々の書き込みトランジスタの他端が入
力側に共通に接続され、各々の読み出しトランジスタの
他端が出力側に共通に接続されている事を特徴とする遅
延素子。 - （２）上記シフトレジスタ、複数の書き込みトランジス
タ、複数のコンデンサ及び複数の読み出しトランジスタ
の組み合わせを複数有する事を特徴とする請求項１記載
の遅延素子。 - （３）上記複数の組み合わせが、シフトレジスタを共有
する事を特徴とする請求項２記載の遅延素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117205A JPH02298112A (ja) | 1989-05-12 | 1989-05-12 | 遅延素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117205A JPH02298112A (ja) | 1989-05-12 | 1989-05-12 | 遅延素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02298112A true JPH02298112A (ja) | 1990-12-10 |
Family
ID=14705990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117205A Pending JPH02298112A (ja) | 1989-05-12 | 1989-05-12 | 遅延素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02298112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607630A1 (de) * | 1992-12-15 | 1994-07-27 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| EP1085522A1 (en) * | 1999-09-15 | 2001-03-21 | Omnivision Technologies Inc. | Analog delay line for image processing |
-
1989
- 1989-05-12 JP JP1117205A patent/JPH02298112A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607630A1 (de) * | 1992-12-15 | 1994-07-27 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| EP1085522A1 (en) * | 1999-09-15 | 2001-03-21 | Omnivision Technologies Inc. | Analog delay line for image processing |
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