JPH0316140A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0316140A JPH0316140A JP2053437A JP5343790A JPH0316140A JP H0316140 A JPH0316140 A JP H0316140A JP 2053437 A JP2053437 A JP 2053437A JP 5343790 A JP5343790 A JP 5343790A JP H0316140 A JPH0316140 A JP H0316140A
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- diffusion layer
- ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型半導体装置の製造方法に関するもの
である。
である。
従来の技術
近年、低消費電力の要求からＭＯＳ型半導体装置が多く
利用されるようになってきた。一方、集積回路の集積度
が増加するにつれて半導体装置の寸法を小さくすること
が求められているが、ＭＯＳ型半導体装置のゲート長を
短くしていくと、Ｐチャンネル・トランジスタではパン
チ・スルー耐圧の劣化がみられ、またＮチャンネル・ト
ランジスタではドレイン領域近傍の電界強度が大きくな
ってホット・キャリアが発生し、しきい値電圧が著しく
低下するいわゆるショート・チャンネル効果をもたらす
ことが知られている。
利用されるようになってきた。一方、集積回路の集積度
が増加するにつれて半導体装置の寸法を小さくすること
が求められているが、ＭＯＳ型半導体装置のゲート長を
短くしていくと、Ｐチャンネル・トランジスタではパン
チ・スルー耐圧の劣化がみられ、またＮチャンネル・ト
ランジスタではドレイン領域近傍の電界強度が大きくな
ってホット・キャリアが発生し、しきい値電圧が著しく
低下するいわゆるショート・チャンネル効果をもたらす
ことが知られている。
これらショート・チャンネル効果を抑制するためには、
ゲート側端部のソース・ドレイン領域に低濃度拡散層を
設ける方法があり、例えばＬＤＤ構造として，知られる
ようなソース・ドレイン二重拡散構造がある。
ゲート側端部のソース・ドレイン領域に低濃度拡散層を
設ける方法があり、例えばＬＤＤ構造として，知られる
ようなソース・ドレイン二重拡散構造がある。
以下に、従来のＭＯＳ型半導体装置の製造方法について
、Ｎチャンネル・トランジスタの構造を例にとって説明
する。
、Ｎチャンネル・トランジスタの構造を例にとって説明
する。
第４図（ａ）〜（ｄ）は従来のＭＯＳ型半導体装置の製
造方法の一部分の工程順断面図であり、１はｐ型シリコ
ン、２は素子分離領域、３はゲート酸化膜、４はポリシ
リコン膜、５はｎ型低濃度拡散層、７はｎ型高濃度拡散
層、８は酸化シリコン膜である。
造方法の一部分の工程順断面図であり、１はｐ型シリコ
ン、２は素子分離領域、３はゲート酸化膜、４はポリシ
リコン膜、５はｎ型低濃度拡散層、７はｎ型高濃度拡散
層、８は酸化シリコン膜である。
まず、ｐ型シリコン基板１に既知の技術にて厚い酸化膜
からなる素子分離領域２を形成する。つぎに、ｐ型シリ
コン基板１にゲート酸化膜３を成長させ、その上にゲー
ト電極となるポリシリコン膜４を戊長させる。ついで、
ポリシリコン膜４に高濃度のリンを気相拡散して低抵抗
膜とする。さらに、露光技術を用いてレジスト膜を所望
のレジスト・パターンに形成し、このレジスト・パター
ンをマスクとして、ポリンリコン膜４をドライ・エッチ
ングにより選択除去してゲート電極とした後、レジスト
を除去する。この時の状態は、第４図（ａｌに示される
。
からなる素子分離領域２を形成する。つぎに、ｐ型シリ
コン基板１にゲート酸化膜３を成長させ、その上にゲー
ト電極となるポリシリコン膜４を戊長させる。ついで、
ポリシリコン膜４に高濃度のリンを気相拡散して低抵抗
膜とする。さらに、露光技術を用いてレジスト膜を所望
のレジスト・パターンに形成し、このレジスト・パター
ンをマスクとして、ポリンリコン膜４をドライ・エッチ
ングにより選択除去してゲート電極とした後、レジスト
を除去する。この時の状態は、第４図（ａｌに示される
。
つぎに、第４図（ｂ）に示すように、ゲート電極である
ポリシリコン膜４をマスクとしてｐ型シリコン基板１に
低濃度不純物を注入してｎ型低濃度拡散層５を形成する
。
ポリシリコン膜４をマスクとしてｐ型シリコン基板１に
低濃度不純物を注入してｎ型低濃度拡散層５を形成する
。
つぎに、第４図ｆｃｌに示すように、ｐ型シリコン基板
１上に酸化シリコン膜８を周知のＣＶＤ法で０．１μｍ
の厚さに成長させ、ゲート電極の側端部にのみ酸化シリ
コン膜８が残るように異方性エッチングを行い、スベー
サを形成する。
１上に酸化シリコン膜８を周知のＣＶＤ法で０．１μｍ
の厚さに成長させ、ゲート電極の側端部にのみ酸化シリ
コン膜８が残るように異方性エッチングを行い、スベー
サを形成する。
そして、第４図（ｄｌに示すように、ポリシリコン膜４
および酸化シリコン膜８のスペーサをマスクとしてｐ型
シリコン基板１に高濃度不純物を注入してｎ型高濃度拡
散層７を形成し、ゲート電極の両端にソース・ドレイン
の二重拡散層を形戎する。
および酸化シリコン膜８のスペーサをマスクとしてｐ型
シリコン基板１に高濃度不純物を注入してｎ型高濃度拡
散層７を形成し、ゲート電極の両端にソース・ドレイン
の二重拡散層を形戎する。
発明が解決しようとする課題
しかしながら、上記の従来のＭＯＳ型半導体装置の製造
方法では、ゲート電極の両端にソース・ドレインの二重
拡散層を形成するために、酸化シリコンの成長工程と酸
化シリコンをスペーサに形成するためのエッチング工程
とを必要とし、製造コストが増加するという問題点を有
していた。また、スペーサ長を高い精度で制御する必要
があるため、工程が復雑になるという問題点も有してい
た。さらには、ソース・ドレイン低濃度拡散層の形戎後
、ゲート電極となるポリシリコン膜の酸化工程によりゲ
ートの寸法が減少するため、ソース・ドレイン拡散長の
制御精度が損なわれたときには、ゲートとソース・ドレ
インとが重ならないいわゆるオフセット・トランジスタ
となり、トランジスタ電気特性が著しく変化するという
問題点も有していた。
方法では、ゲート電極の両端にソース・ドレインの二重
拡散層を形成するために、酸化シリコンの成長工程と酸
化シリコンをスペーサに形成するためのエッチング工程
とを必要とし、製造コストが増加するという問題点を有
していた。また、スペーサ長を高い精度で制御する必要
があるため、工程が復雑になるという問題点も有してい
た。さらには、ソース・ドレイン低濃度拡散層の形戎後
、ゲート電極となるポリシリコン膜の酸化工程によりゲ
ートの寸法が減少するため、ソース・ドレイン拡散長の
制御精度が損なわれたときには、ゲートとソース・ドレ
インとが重ならないいわゆるオフセット・トランジスタ
となり、トランジスタ電気特性が著しく変化するという
問題点も有していた。
この発明の目的は、製造工程を少なくしつつ、ＭＯＳ型
半導体装置のソース・ドレインの二重拡散層を容易に形
成することができるＭＯＳ型半導体装置の製造方法を提
供することである。
半導体装置のソース・ドレインの二重拡散層を容易に形
成することができるＭＯＳ型半導体装置の製造方法を提
供することである。
課題を解決するための手段
この発明のＭＯＳ型半導体装置の製造方法は、高濃度不
純物を注入したゲート電極であるポリシリコン膜をマス
クとしてシリコン基板に低濃度不純物の注入を行い、つ
いで酸化を行ってゲート電極の両端にスベーサを形成す
るようにポリシリコン膜表面に酸化層を成長させた後、
このポリシリコン膜の酸化層をマスクとしシリコン基板
に高濃度不純物の注入を行う。
純物を注入したゲート電極であるポリシリコン膜をマス
クとしてシリコン基板に低濃度不純物の注入を行い、つ
いで酸化を行ってゲート電極の両端にスベーサを形成す
るようにポリシリコン膜表面に酸化層を成長させた後、
このポリシリコン膜の酸化層をマスクとしシリコン基板
に高濃度不純物の注入を行う。
あるいは、高濃度不純物を注入したゲート電極となるポ
リシリコン膜をマスクとしてシリコン基板に高濃度不純
物を注入し、この・後ゲート電極であるポリシリコン膜
の表面を酸化し、ついでポリシリコン膜の酸化層の除去
を行い、この後ゲート電極となるポリシリコン膜をマス
クとしてシリコ冫基板に低濃度不純物の注入を行う。
リシリコン膜をマスクとしてシリコン基板に高濃度不純
物を注入し、この・後ゲート電極であるポリシリコン膜
の表面を酸化し、ついでポリシリコン膜の酸化層の除去
を行い、この後ゲート電極となるポリシリコン膜をマス
クとしてシリコ冫基板に低濃度不純物の注入を行う。
もしくは、高濃度の不純゛物Ｊを・往入したゲート電極
であるポリシリコン膜を酸化後、ボ”リシリコン膜の酸
化層をマスクとしてシリコン基板に自己整合的に高濃度
不純物の注入を行い、ついでポリシリコン膜の酸化層の
除去を行い、この後ゲート電極となるポリシリコン膜を
マスクとしてシリコン基板に低濃度不純物の注入を行う
。
であるポリシリコン膜を酸化後、ボ”リシリコン膜の酸
化層をマスクとしてシリコン基板に自己整合的に高濃度
不純物の注入を行い、ついでポリシリコン膜の酸化層の
除去を行い、この後ゲート電極となるポリシリコン膜を
マスクとしてシリコン基板に低濃度不純物の注入を行う
。
作用
この発明の方法によれば、ゲート電極であるポリシリコ
ン膜が高濃度不純物を拡散されているためシリコン基板
に比べて速い酸化速度で酸化される増速酸化を利用し、
ゲート電極であるポリシリコン膜がマスクとしてシリコ
ン基板に低濃度不純物を注入し、さらにポリシリコン膜
を酸化することでゲート電極の両端にスペーサとなるポ
リシリコン膜の酸化層を形成し、このポリシリコン膜の
酸化層をマスクとして、ソース・ドレインの二重拡散層
を自己整合的に形成することができる。
ン膜が高濃度不純物を拡散されているためシリコン基板
に比べて速い酸化速度で酸化される増速酸化を利用し、
ゲート電極であるポリシリコン膜がマスクとしてシリコ
ン基板に低濃度不純物を注入し、さらにポリシリコン膜
を酸化することでゲート電極の両端にスペーサとなるポ
リシリコン膜の酸化層を形成し、このポリシリコン膜の
酸化層をマスクとして、ソース・ドレインの二重拡散層
を自己整合的に形成することができる。
あるいは、ゲート電極であるポリシリコン膜がマスクと
してシリコン基板に高濃度不純物を注入し、さらにポリ
シリコン膜を酸化し、ゲート電極の両端にスペーサとな
るポリシリコン膜の酸化層を形成、さらに、このポリシ
リコン膜の酸化層を除去することで高濃度不純物の注入
時より減少した寸法を有するポリシリコン膜をマスクと
してシリコン基板に自己整合的に低濃度不純物を注入し
、ソース・ドレインの二重拡散層を自己整合的に形成す
ることができる。
してシリコン基板に高濃度不純物を注入し、さらにポリ
シリコン膜を酸化し、ゲート電極の両端にスペーサとな
るポリシリコン膜の酸化層を形成、さらに、このポリシ
リコン膜の酸化層を除去することで高濃度不純物の注入
時より減少した寸法を有するポリシリコン膜をマスクと
してシリコン基板に自己整合的に低濃度不純物を注入し
、ソース・ドレインの二重拡散層を自己整合的に形成す
ることができる。
あるいは、ゲート電極であるポリシリコン膜を酸化し、
ゲート電極の両端にスペーサとなるポリシリコン膜の酸
化層を形成し、このポリシリコン膜の酸化層をマスクと
してシリコン基板に高濃度不純物を注入、さらに、スペ
ーサ除去のためにポリシリコン膜の酸化層を除去し、こ
の後ポリシリコン膜をマスクとしてシリコン基板に低濃
度不純物を注入し、ソース・ドレインの二重拡散層を自
己整合的に形成することができる。
ゲート電極の両端にスペーサとなるポリシリコン膜の酸
化層を形成し、このポリシリコン膜の酸化層をマスクと
してシリコン基板に高濃度不純物を注入、さらに、スペ
ーサ除去のためにポリシリコン膜の酸化層を除去し、こ
の後ポリシリコン膜をマスクとしてシリコン基板に低濃
度不純物を注入し、ソース・ドレインの二重拡散層を自
己整合的に形成することができる。
すなわち、従来例のような酸化シリコン膜戊長や酸化シ
リコン膜選択除去工程を必要とせずプロセスが簡単であ
るにもかかわらず、ソース・．ドレインの二重拡散層を
有するＭＯＳ型半導体装置を得ることができる。
リコン膜選択除去工程を必要とせずプロセスが簡単であ
るにもかかわらず、ソース・．ドレインの二重拡散層を
有するＭＯＳ型半導体装置を得ることができる。
実施例
以下、この発明のＭＯＳ型半導体装置の製造方法を図面
を参照しながら説明する。ここでは、Ｎチャンネルトラ
ンジスタの場合について、三つの実施例について述べる
。
を参照しながら説明する。ここでは、Ｎチャンネルトラ
ンジスタの場合について、三つの実施例について述べる
。
第１図〜第３図はそれぞれ本発明のＭＯＳ型半導体装置
の製造方法の一部分を示す工程順断面図である。
の製造方法の一部分を示す工程順断面図である。
第１図〜第３図において、１１はｐ型シリコン基板、１
２は素子分離領域、１３はゲート酸化膜、１４はポリシ
リコン膜、１５はｎ型低濃度拡散層、１６はポリシリコ
ン膜の酸化層、１７はｎ型高濃度拡散層である。
２は素子分離領域、１３はゲート酸化膜、１４はポリシ
リコン膜、１５はｎ型低濃度拡散層、１６はポリシリコ
ン膜の酸化層、１７はｎ型高濃度拡散層である。
まず、第１の実施例について、第１図を用いて説明する
。
。
例えば濃度が５ Ｘ １ ０ ｌ６ａｍ−３のｐ型シリ
コン基板１１に既知の技術にて厚い酸化膜からなる素子
分離領域１２を形成する。つぎに、ｐ型シリコン基板１
１にゲート酸化膜１３を例えば１０ｎｍの厚さに成長さ
せ、その上にゲート電極となるポリシリコン膜１４を例
えば０．４μｍの厚さに威長させる。ついで、ポリシリ
コン膜１４に高濃度のリンを例えば１０００℃で気相拡
散し、例えば濃度３ ｘ １ ０−２０ａＩ１−３の低
抵抗膜とする。さらに、レジスト膜を回転塗布し、露光
技術を用いてレジスト膜を所望のレジストパターンに形
成し、このレジスト・パターンをマスクとして、ポリシ
リコン膜１４をドライ・エッチングにより選択除去して
ゲート電極とした後、レジストを除去する。この時の状
態は第１図（ａ）に示される。
コン基板１１に既知の技術にて厚い酸化膜からなる素子
分離領域１２を形成する。つぎに、ｐ型シリコン基板１
１にゲート酸化膜１３を例えば１０ｎｍの厚さに成長さ
せ、その上にゲート電極となるポリシリコン膜１４を例
えば０．４μｍの厚さに威長させる。ついで、ポリシリ
コン膜１４に高濃度のリンを例えば１０００℃で気相拡
散し、例えば濃度３ ｘ １ ０−２０ａＩ１−３の低
抵抗膜とする。さらに、レジスト膜を回転塗布し、露光
技術を用いてレジスト膜を所望のレジストパターンに形
成し、このレジスト・パターンをマスクとして、ポリシ
リコン膜１４をドライ・エッチングにより選択除去して
ゲート電極とした後、レジストを除去する。この時の状
態は第１図（ａ）に示される。
つぎに、第１図（ｂ）に示すように、ゲート電極である
ポリシリコン膜１４をマスクとして、ｐ型シリコン基板
１１に例えばリン・イオンを６ ０ ｋ ｅ Ｖ，１
０ Ｘ １ ０ ｌ３ａｍ−２の条件で注入してｎ型低
濃度拡散層１５を形成する（低濃度イオン注入工程）。
ポリシリコン膜１４をマスクとして、ｐ型シリコン基板
１１に例えばリン・イオンを６ ０ ｋ ｅ Ｖ，１
０ Ｘ １ ０ ｌ３ａｍ−２の条件で注入してｎ型低
濃度拡散層１５を形成する（低濃度イオン注入工程）。
つぎに、第１図ｆｃｌに示すように、例えば９００℃、
３０分の条件でポリシリコン膜１４を熱酸化する。
３０分の条件でポリシリコン膜１４を熱酸化する。
この結果、ポリシリコン膜１４の表面ば増速酸化により
例えば厚さ０．２μｍのポリシリコン膜の酸化層１６が
形成される。すなわち、ポリシリコン膜の酸化層ｌ６の
戊長により、片側０．１μｍのスベーサを加えたソース
・ドレイン注入マスクを形成したことになる。この時、
ポリシリコン膜１４で覆われていないゲート酸化膜１３
の厚さは、熱酸化によって例えば４０ｎｍに或長ずる（
酸化工程）。
例えば厚さ０．２μｍのポリシリコン膜の酸化層１６が
形成される。すなわち、ポリシリコン膜の酸化層ｌ６の
戊長により、片側０．１μｍのスベーサを加えたソース
・ドレイン注入マスクを形成したことになる。この時、
ポリシリコン膜１４で覆われていないゲート酸化膜１３
の厚さは、熱酸化によって例えば４０ｎｍに或長ずる（
酸化工程）。
ついで、第１図ｆｄｌに示すように、ポリシリコン膜の
酸化層１６をマスクとして、ｐ型シリコン基板１１に例
えばヒ素・イオンを４０ｋｅＶ，４ｘ１０Ｉ５Ｃｌｌ１
−２の条件で注入してｎ型高濃度拡散層１７を形成する
（高濃度イオン注入工程）。
酸化層１６をマスクとして、ｐ型シリコン基板１１に例
えばヒ素・イオンを４０ｋｅＶ，４ｘ１０Ｉ５Ｃｌｌ１
−２の条件で注入してｎ型高濃度拡散層１７を形成する
（高濃度イオン注入工程）。
以上の工程により、ゲート電極の両端にソース・ドレイ
ンの二重拡散層が形成される。さらに、ｎ型低濃度拡散
層１５がゲート電極であるポリシリコン膜１４とオーバ
ーラップするように例えば１０００℃、２０分間の条件
でアニール工程を行うことにより、ｎ型低濃度拡散層１
５の拡散長を制御することができる。
ンの二重拡散層が形成される。さらに、ｎ型低濃度拡散
層１５がゲート電極であるポリシリコン膜１４とオーバ
ーラップするように例えば１０００℃、２０分間の条件
でアニール工程を行うことにより、ｎ型低濃度拡散層１
５の拡散長を制御することができる。
以降は、公知の技術によってＮチャンネルトランジスタ
が形成される。
が形成される。
このようなＭＯＳ型半導体装置の製造方法によれば、ソ
ース・ドレインの二重拡散層形成時の不純物注入マスク
としてゲート電極となるポリシリコン膜を用い、ポリシ
リコン膜の酸化前および酸化後にそれぞれ低濃度イオン
注入工程および高濃度イオン注入工程を行うので、イオ
ン注入の際に酸化工程を設けるだけでソース・ドレイン
の二重拡散層を自己整合的に形成することができるため
、製造工程の簡略化を計ることができ、ばらつきの少な
い高精度で安価なＭＯＳ型半導体装置を得ることができ
る。
ース・ドレインの二重拡散層形成時の不純物注入マスク
としてゲート電極となるポリシリコン膜を用い、ポリシ
リコン膜の酸化前および酸化後にそれぞれ低濃度イオン
注入工程および高濃度イオン注入工程を行うので、イオ
ン注入の際に酸化工程を設けるだけでソース・ドレイン
の二重拡散層を自己整合的に形成することができるため
、製造工程の簡略化を計ることができ、ばらつきの少な
い高精度で安価なＭＯＳ型半導体装置を得ることができ
る。
つぎに、第２の実施例について、第２図を用いて説明す
る。
る。
まず、例えば濃度が５ Ｘ １ ０ ｌ６ｃ＋ｎ−３の
ｐ型シリコン基板１１に既知の技術にて厚い酸化膜から
なる素子分離領域１２を形成する。つぎに、ｐ型シリコ
ン基板１１にゲート酸化膜１３を例えば１０ｎｍの厚さ
に成長させ、その上にゲート電極となるポリシリコン膜
１４を例えば０．４μｍの厚さに成長させる。ついで、
ポリシリコン膜１４に高濃度のリンを例えば１０００℃
で気相拡散し、例えば濃度３’ Ｘ Ｉ Ｑ ２ ０
ａｍ − ３の低抵抗膜とする。さらに、レジスト膜を
回転塗布し、露光技術を用いてレジスト膜を所望のレジ
スト・パターンに形成し、このレジスト・パターンをマ
スクとして、ポリシリコン膜１４をドライ・エッチング
により選択除去してゲート電極とした後、レジストを除
去する。
ｐ型シリコン基板１１に既知の技術にて厚い酸化膜から
なる素子分離領域１２を形成する。つぎに、ｐ型シリコ
ン基板１１にゲート酸化膜１３を例えば１０ｎｍの厚さ
に成長させ、その上にゲート電極となるポリシリコン膜
１４を例えば０．４μｍの厚さに成長させる。ついで、
ポリシリコン膜１４に高濃度のリンを例えば１０００℃
で気相拡散し、例えば濃度３’ Ｘ Ｉ Ｑ ２ ０
ａｍ − ３の低抵抗膜とする。さらに、レジスト膜を
回転塗布し、露光技術を用いてレジスト膜を所望のレジ
スト・パターンに形成し、このレジスト・パターンをマ
スクとして、ポリシリコン膜１４をドライ・エッチング
により選択除去してゲート電極とした後、レジストを除
去する。
この時の状態は第２図ｔａ＋に示される。
つぎに、第２図（ｂｌに示すように、ゲート電極である
ポリシリコン膜１４をマスクとして、ｐ型シリコン基板
１１に例えばヒ素・イオンを４ ０ ｋ ｅ Ｖ，４Ｘ
１０’５α−２の条件で注入してｎ型高濃度拡散層１７
を形成する（高濃度イオン注入工程）。
ポリシリコン膜１４をマスクとして、ｐ型シリコン基板
１１に例えばヒ素・イオンを４ ０ ｋ ｅ Ｖ，４Ｘ
１０’５α−２の条件で注入してｎ型高濃度拡散層１７
を形成する（高濃度イオン注入工程）。
つぎに、第２図（Ｃｌに示すように、例えば９００℃、
３０分の条件でポリシリコン膜１４を熱酸化する。この
結果、ポリシリコンｌＩ１４の表面は増速酸化により例
えば厚さ０．２μｍのポリシリコン膜の酸化層１６が形
成される。この時、ポリシリコン膜１４で覆われていな
いゲート酸化膜１３の厚さは、熱酸化によって例えば４
０ｎｍに戊長ずる（酸化工程）。
３０分の条件でポリシリコン膜１４を熱酸化する。この
結果、ポリシリコンｌＩ１４の表面は増速酸化により例
えば厚さ０．２μｍのポリシリコン膜の酸化層１６が形
成される。この時、ポリシリコン膜１４で覆われていな
いゲート酸化膜１３の厚さは、熱酸化によって例えば４
０ｎｍに戊長ずる（酸化工程）。
ついで、第２図（ｄｌに示すように、ポリシリコン膜の
酸化層１６を、例えばフッ化水素とフッ化アンモニウム
との混合溶液のエッチング処理により除去（酸化層除去
工程）した後、ゲート電極であるポリシリコン膜１４を
マスクとして、ｐ型シリコン基板１１に例えばリン・イ
オンを５ ９ ｋ ｅ Ｖ，１ ０ Ｘ １ ０１３ａ
ｒ＋−２の条件で注入してｎ型低濃度拡散層５を形成す
る（低濃度イオン注入工程）。
酸化層１６を、例えばフッ化水素とフッ化アンモニウム
との混合溶液のエッチング処理により除去（酸化層除去
工程）した後、ゲート電極であるポリシリコン膜１４を
マスクとして、ｐ型シリコン基板１１に例えばリン・イ
オンを５ ９ ｋ ｅ Ｖ，１ ０ Ｘ １ ０１３ａ
ｒ＋−２の条件で注入してｎ型低濃度拡散層５を形成す
る（低濃度イオン注入工程）。
以上の工程により、ゲート電極の両端にソース・ドレイ
ンの二重拡散層が形成される。
ンの二重拡散層が形成される。
以降は、公知の技術によってＮチャンネルトランジスタ
が形成される。
が形成される。
以上のようにして形成されたＭＯＳ型半導体装置の製造
方法では、ソース・ドレインの二重拡散層形成時の不純
物注入マスクとしてゲート電極となるポリシリコン膜を
用い、ポリシリコンの酸化前に高濃度イオン注入を行い
、ポリシリコンの酸化および酸化層の除去後に低濃度の
イオン注入を行うため、イオン注入の際に高精度に制御
できる酸化工程と酸化層除去工程とを設けるだ番ナでソ
ース・ドレインの二重拡散層を自己整合的に形成するこ
とができる。さらには酸化膜除去後のゲート電極となる
ポリシリコン膜をマスクとしてソース・ドレイン低濃度
拡散層形成用の不純物注入を行うため、ゲートとソース
・ドレインとの重なりを確保することができるため、製
造工程の簡略化を計ることができ、ばらつきの少ない高
精度で安価なＭＯＳ型半導体装置を得ることができる。
方法では、ソース・ドレインの二重拡散層形成時の不純
物注入マスクとしてゲート電極となるポリシリコン膜を
用い、ポリシリコンの酸化前に高濃度イオン注入を行い
、ポリシリコンの酸化および酸化層の除去後に低濃度の
イオン注入を行うため、イオン注入の際に高精度に制御
できる酸化工程と酸化層除去工程とを設けるだ番ナでソ
ース・ドレインの二重拡散層を自己整合的に形成するこ
とができる。さらには酸化膜除去後のゲート電極となる
ポリシリコン膜をマスクとしてソース・ドレイン低濃度
拡散層形成用の不純物注入を行うため、ゲートとソース
・ドレインとの重なりを確保することができるため、製
造工程の簡略化を計ることができ、ばらつきの少ない高
精度で安価なＭＯＳ型半導体装置を得ることができる。
つぎに第３の実施例について、第３図を用いて説明する
。
。
まず、例えば濃度が５ Ｘ １ ０ ｌ６ｃｍ−３のｐ
型シリコン基板１１に既知の技術にて厚い酸化膜からな
る素子分離領域１２を形成する。つぎに、ｐ型シリコン
基板１１にゲート酸化膜１３を例えば１０ｎｍの厚さに
成長させ、その上にゲート電極となるポリシリコン膜１
４を例えば０．４μｍの厚さに成長させる。ついで、ポ
リシリコン膜１４に高濃度のリンを例えば１０００℃で
気相拡散し、例えば濃度３ Ｘ １ ０２０ｃｍ−３の
低抵抗膜とする。さらに、レジスト膜を回転塗布し、露
光技術を用いてレジスト膜を所望のレジスト・パターン
に形成し、このレジスト・パターンをマスクとして、ポ
リシリコン膜１４をドライ・エッチングにより選択除去
してゲート電極とした後、レジストを除去する。
型シリコン基板１１に既知の技術にて厚い酸化膜からな
る素子分離領域１２を形成する。つぎに、ｐ型シリコン
基板１１にゲート酸化膜１３を例えば１０ｎｍの厚さに
成長させ、その上にゲート電極となるポリシリコン膜１
４を例えば０．４μｍの厚さに成長させる。ついで、ポ
リシリコン膜１４に高濃度のリンを例えば１０００℃で
気相拡散し、例えば濃度３ Ｘ １ ０２０ｃｍ−３の
低抵抗膜とする。さらに、レジスト膜を回転塗布し、露
光技術を用いてレジスト膜を所望のレジスト・パターン
に形成し、このレジスト・パターンをマスクとして、ポ
リシリコン膜１４をドライ・エッチングにより選択除去
してゲート電極とした後、レジストを除去する。
この時の状態は第３図（ａｌに示される。
つぎに、第３図（ｂ）に示すように、例えば９００℃、
３０分の条件でポリシリコン膜１４を熱酸化する。この
結果、ポリシリコン膜１４の表面は増速酸化により例え
ば厚さ０．２μｍのポリシリコン膜の酸化層１６が形成
される。すなわち、ポリシリコン膜の酸化層１６の戊長
により、片側０．１μｍのスペーサを加えたソース・ド
レイン注入マスクを形成したことになる。この時、ポリ
シリコン膜ｌ４で覆われていないゲート酸化膜１３の厚
さは、熱酸化によって例えば４０ｎｍに戊長ずる（酸化
工程）。
３０分の条件でポリシリコン膜１４を熱酸化する。この
結果、ポリシリコン膜１４の表面は増速酸化により例え
ば厚さ０．２μｍのポリシリコン膜の酸化層１６が形成
される。すなわち、ポリシリコン膜の酸化層１６の戊長
により、片側０．１μｍのスペーサを加えたソース・ド
レイン注入マスクを形成したことになる。この時、ポリ
シリコン膜ｌ４で覆われていないゲート酸化膜１３の厚
さは、熱酸化によって例えば４０ｎｍに戊長ずる（酸化
工程）。
つぎに、第３図（Ｃｌに示すように、ポリシリコン膜の
酸化層１６をマスクとして、ｐ型シリコン基板１１に例
えばヒ素・イオンを４０ｋｅＶ、４ｘＩＱ”ｃｍ−２の
条件で注入してｎ型高濃度拡散層１７を形戎する（高濃
度イオン注入工程）。
酸化層１６をマスクとして、ｐ型シリコン基板１１に例
えばヒ素・イオンを４０ｋｅＶ、４ｘＩＱ”ｃｍ−２の
条件で注入してｎ型高濃度拡散層１７を形戎する（高濃
度イオン注入工程）。
ついで、第３図（ｄ＋に示すように、ポリシリコン膜の
酸化層１６を、例えばフッ化水素とフフ化アンモニウム
との混合溶液によるエッチング処理により除去（酸化層
除去工程）した後、ゲート電極であるポリシリコン膜１
４をマスクとして、ｐ型シリコン基板１１に例えばリン
・イオンを６ ０ ｋ ｅ Ｖ，１ ０ Ｘ １ ０１
３ｃｒａ−２の条件で注入してｎ型低濃度拡散層１５を
形成する（低濃度イオン注入工程）。
酸化層１６を、例えばフッ化水素とフフ化アンモニウム
との混合溶液によるエッチング処理により除去（酸化層
除去工程）した後、ゲート電極であるポリシリコン膜１
４をマスクとして、ｐ型シリコン基板１１に例えばリン
・イオンを６ ０ ｋ ｅ Ｖ，１ ０ Ｘ １ ０１
３ｃｒａ−２の条件で注入してｎ型低濃度拡散層１５を
形成する（低濃度イオン注入工程）。
以上の工程により、ゲート電極の両端にソース・ドレイ
ンの二重拡散層が形成される。
ンの二重拡散層が形成される。
以降は、公知の技術によってＮチャンネルトランジスタ
が形成される。
が形成される。
以上のように形成したＭＯＳ型半導体装置の製造方法で
はソース・ドレインの二重拡散層形成時の不純物注入マ
スクとしてゲート電極となるボリシリコン膜を用い、ポ
リシリコン膜の酸化後および酸化層の除去後にそれぞれ
高濃度イオン注入工程および低濃度イオン注入工程を行
うため、イオン注入の際＆ミ酸化工程と酸化層除去工程
を設けるだけでソース・ドレインの二重拡散層を自己整
合的に形成することができ、さらには、酸化膜除去後の
ゲート電極となるポリシリコン膜をマスクとしてソース
・ドレイン低濃度拡散層形成用の不純物注入を行うため
、ゲートとソース・ドレインとの重なりを確保すること
ができるため、製造工程の簡略化を計ることができ、ば
らつきの少ない高精度で安価なＭＯＳ型半導体装置を得
ることができる。
はソース・ドレインの二重拡散層形成時の不純物注入マ
スクとしてゲート電極となるボリシリコン膜を用い、ポ
リシリコン膜の酸化後および酸化層の除去後にそれぞれ
高濃度イオン注入工程および低濃度イオン注入工程を行
うため、イオン注入の際＆ミ酸化工程と酸化層除去工程
を設けるだけでソース・ドレインの二重拡散層を自己整
合的に形成することができ、さらには、酸化膜除去後の
ゲート電極となるポリシリコン膜をマスクとしてソース
・ドレイン低濃度拡散層形成用の不純物注入を行うため
、ゲートとソース・ドレインとの重なりを確保すること
ができるため、製造工程の簡略化を計ることができ、ば
らつきの少ない高精度で安価なＭＯＳ型半導体装置を得
ることができる。
発明の効果
この発明のＭＯＳ型半導体装置の製造方法によれば、ソ
ース・ドレインの二重拡散層形成時の不純物注入マスク
としてゲート電極となるポリシリコン膜を用い、ポリシ
リコン膜の酸化前および酸化後にそれぞれ低濃度イオン
注入工程および高濃度イオン注入工程を行うので、イオ
ン注入の際に酸化工程を設けるだけでソース・ドレイン
の二重拡散層を自己整合的に形成することができるため
、あるいは、ソース・ドレインの二重拡散層形成時の不
純物注入マスクとしてゲート電極となるポリシリコン膜
を用い、ポリシリコンの酸化前に高濃度イオン注入を行
い、ポリシリコンの酸化および酸化層の除去後に低濃度
のイオン注入を行うため、イオン注入の際に高精度に制
御できる酸化工程と酸化層除去工程とを設けるだけでソ
ース・ドレインの二重拡散層を自己整合的に形成するこ
とができる。さらには酸化膜除去後のゲート電極となる
ポリシリコン膜をマスクとしてソース・ドレイン低濃度
拡散層形成用の不純物注入を行うため、ゲートとソース
・ドレインとの重なりを確保することができるため、あ
るいはソース・ドレインの二重拡散層形成時の不純物注
入マスクとしてゲート電極となるポリシリコン膜を用い
、ポリシリコン膜の酸化後および酸化層の除去後にそれ
ぞれ高濃度イオン注入工程および低濃度イオン注入工程
を行うため、イオン注入の際に酸化工程と酸化層除去工
程を設けるだけでソース・ドレインの二重拡散層を自己
整合的に形成することができ、さらには、酸化膜除去後
のゲート電極となるポリシリコン膜をマスクとしてソー
ス・ドレイン低濃度拡散層形成用の不純物注入を行うた
め、ゲートとソース・ドレインとの重なりを確保するこ
とができるため、製造工程の簡略化を計ることができ、
ばらつきの少ない高精度で安価なＭＯＳ型半導体装置を
得ることができる。
ース・ドレインの二重拡散層形成時の不純物注入マスク
としてゲート電極となるポリシリコン膜を用い、ポリシ
リコン膜の酸化前および酸化後にそれぞれ低濃度イオン
注入工程および高濃度イオン注入工程を行うので、イオ
ン注入の際に酸化工程を設けるだけでソース・ドレイン
の二重拡散層を自己整合的に形成することができるため
、あるいは、ソース・ドレインの二重拡散層形成時の不
純物注入マスクとしてゲート電極となるポリシリコン膜
を用い、ポリシリコンの酸化前に高濃度イオン注入を行
い、ポリシリコンの酸化および酸化層の除去後に低濃度
のイオン注入を行うため、イオン注入の際に高精度に制
御できる酸化工程と酸化層除去工程とを設けるだけでソ
ース・ドレインの二重拡散層を自己整合的に形成するこ
とができる。さらには酸化膜除去後のゲート電極となる
ポリシリコン膜をマスクとしてソース・ドレイン低濃度
拡散層形成用の不純物注入を行うため、ゲートとソース
・ドレインとの重なりを確保することができるため、あ
るいはソース・ドレインの二重拡散層形成時の不純物注
入マスクとしてゲート電極となるポリシリコン膜を用い
、ポリシリコン膜の酸化後および酸化層の除去後にそれ
ぞれ高濃度イオン注入工程および低濃度イオン注入工程
を行うため、イオン注入の際に酸化工程と酸化層除去工
程を設けるだけでソース・ドレインの二重拡散層を自己
整合的に形成することができ、さらには、酸化膜除去後
のゲート電極となるポリシリコン膜をマスクとしてソー
ス・ドレイン低濃度拡散層形成用の不純物注入を行うた
め、ゲートとソース・ドレインとの重なりを確保するこ
とができるため、製造工程の簡略化を計ることができ、
ばらつきの少ない高精度で安価なＭＯＳ型半導体装置を
得ることができる。
第１図（ａ＋〜＋ｄ）は、本発明の第１の実施例におけ
るＭＯＳ型半導体装置の製造方法を示す工程順断面図、
第２図＋ａｌ〜ｆｄｌは、本発明の第２の実施例におけ
るＭＯＳ型半導体装置の製造方法を示す工程順断面図、
第３図（ａ）〜（ｄｌは、本発明の第３の実施例におけ
るＭＯＳ型半導体装置の製造方法を示す工程順断面図、
第４図（ａｌ〜（ｄｉは、従来の実施例におけるＭ Ｏ
’Ｓ型半導体装置の製造方法を示す工程順断面図であ
る。 １・・・・・・ｐ型シリコン基板、２・・・・・・素子
分離領域、３・・・・・・ゲート酸化膜、４・・・・・
・ポリシリコン膜、５・・・・・・ｎ型低濃度拡散層、
６・・・・・・ポリンリコン膜の酸化層、７・・・・・
・ｎ型高濃度拡散層。
るＭＯＳ型半導体装置の製造方法を示す工程順断面図、
第２図＋ａｌ〜ｆｄｌは、本発明の第２の実施例におけ
るＭＯＳ型半導体装置の製造方法を示す工程順断面図、
第３図（ａ）〜（ｄｌは、本発明の第３の実施例におけ
るＭＯＳ型半導体装置の製造方法を示す工程順断面図、
第４図（ａｌ〜（ｄｉは、従来の実施例におけるＭ Ｏ
’Ｓ型半導体装置の製造方法を示す工程順断面図であ
る。 １・・・・・・ｐ型シリコン基板、２・・・・・・素子
分離領域、３・・・・・・ゲート酸化膜、４・・・・・
・ポリシリコン膜、５・・・・・・ｎ型低濃度拡散層、
６・・・・・・ポリンリコン膜の酸化層、７・・・・・
・ｎ型高濃度拡散層。
Claims (3)
- （１）ＭＯＳ型半導体装置のソース・ドレイン二重拡散
層を形成するに際し、シリコン基板上にゲート酸化膜を
介して形成されゲート電極となるポリシリコン膜をマス
クとして前記シリコン基板に低濃度不純物を注入するこ
とにより低濃度拡散層を形成する低濃度イオン注入工程
と、前記低濃度イオン注入工程後に前記ポリシリコン膜
の表面を酸化処理する酸化工程と、ついで前記酸化工程
により酸化された前記ポリシリコン膜をマスクとして前
記ポリシリコン膜をマスクとして前記シリコン基板に高
濃度不純物を注入することにより自己整合的に高濃度拡
散層を形成する高濃度イオン注入工程と、前記低濃度拡
散層の拡散長を制御するアニール工程とを含むＭＯＳ型
半導体装置の製造方法。 - （２）ＭＯＳ型半導体装置のソース・ドレイン二重拡散
層を形成するに際し、シリコン基板上にゲート酸化膜を
介して形成されゲート電極となるポリシリコン膜をマス
クとして前記シリコン基板に高濃度不純物を注入するこ
とにより高濃度拡散層を形成する高濃度イオン注入工程
と、前記高濃度イオン注入工程後に前記ポリシリコン膜
の表面を酸化処理する酸化工程と、ついで前記ポリシリ
コン膜の酸化層を除去する酸化層除去工程と、前記酸化
層の除去後に前記ポリシリコン膜をマスクとして前記シ
リコン基板に低濃度不純物を注入することにより自己整
合的に低濃度拡散層を形成する低濃度イオン注入工程と
を含むＭＯＳ型半導体装置の製造方法。 - （３）ＭＯＳ型半導体装置のソース・ドレイン二重拡散
層を形成するに際し、シリコン基板上にゲート酸化膜を
介して形成されゲート電極となるポリシリコン膜の表面
を酸化処理する酸化工程と、前記酸化工程により酸化さ
れた前記ポリシリコン膜をマスクとして前記シリコン基
板に高濃度不純物を注入することにより高濃度拡散層を
形成する高濃度イオン注入工程と、ついで前記ポリシリ
コン膜の酸化層を除去する酸化層除去工程と、前記酸化
層の除去後に前記ポリシリコン膜をマスクとして前記シ
リコン基板に低濃度不純物を注入することにより自己整
合的に低濃度拡散層を形成する低濃度イオン注入工程と
を含むＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053437A JPH0316140A (ja) | 1989-03-14 | 1990-03-05 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-63226 | 1989-03-14 | ||
| JP1-63227 | 1989-03-14 | ||
| JP1-63228 | 1989-03-14 | ||
| JP6322689 | 1989-03-14 | ||
| JP2053437A JPH0316140A (ja) | 1989-03-14 | 1990-03-05 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316140A true JPH0316140A (ja) | 1991-01-24 |
Family
ID=26394149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053437A Pending JPH0316140A (ja) | 1989-03-14 | 1990-03-05 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489632B1 (en) | 1993-01-18 | 2002-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate oxide film |
-
1990
- 1990-03-05 JP JP2053437A patent/JPH0316140A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408233B2 (en) | 1919-01-18 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having N-channel thin film transistor with LDD regions and P-channel thin film transistor with LDD region |
| US6489632B1 (en) | 1993-01-18 | 2002-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate oxide film |
| US6995432B2 (en) | 1993-01-18 | 2006-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate oxide film with some NTFTS with LDD regions and no PTFTS with LDD regions |
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