JPH03162130A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03162130A JPH03162130A JP1302938A JP30293889A JPH03162130A JP H03162130 A JPH03162130 A JP H03162130A JP 1302938 A JP1302938 A JP 1302938A JP 30293889 A JP30293889 A JP 30293889A JP H03162130 A JPH03162130 A JP H03162130A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
- H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
半導体集積回路に係り、詳しくはＥＣＬ回路間の配線負
荷に対する補償回路に関し、 消費電流の増大を抑えて配線負荷による遅延時間を小さ
くできるとともに、ひいては半導体集積回路の高集積化
を図ることができることを目的とし、 エミッタ結合された第１及び第２のトランジスタからな
る電流スイッチ回路部と、該第２のトランジスタのコレ
クタに接続されたベースを有するエミッタホロワトラン
ジスタからなる出力バッファ回路部とで構戊されたＥＣ
Ｌ回路が複数段接続された半導体集積回路であって、そ
のＥＣＬ回路間において、前段ＥＣＬ回路のエミッタホ
ロワトランジスタに対してエミッタ結合した第３のトラ
ンジスタを含み、前記電流スイッチ回路部の出力に応じ
てエミッタホロワトランジスタと第３のトランジスタの
エミッタ結合による電流の切り替えを行う電流切替回路
と、電流切替回路の電流の切り替わりを検知し、その検
知信号を次段のＥＣＬ回路に出力するバッファ回路とを
設けた。
荷に対する補償回路に関し、 消費電流の増大を抑えて配線負荷による遅延時間を小さ
くできるとともに、ひいては半導体集積回路の高集積化
を図ることができることを目的とし、 エミッタ結合された第１及び第２のトランジスタからな
る電流スイッチ回路部と、該第２のトランジスタのコレ
クタに接続されたベースを有するエミッタホロワトラン
ジスタからなる出力バッファ回路部とで構戊されたＥＣ
Ｌ回路が複数段接続された半導体集積回路であって、そ
のＥＣＬ回路間において、前段ＥＣＬ回路のエミッタホ
ロワトランジスタに対してエミッタ結合した第３のトラ
ンジスタを含み、前記電流スイッチ回路部の出力に応じ
てエミッタホロワトランジスタと第３のトランジスタの
エミッタ結合による電流の切り替えを行う電流切替回路
と、電流切替回路の電流の切り替わりを検知し、その検
知信号を次段のＥＣＬ回路に出力するバッファ回路とを
設けた。
［産業上の利用分野］
本発明は半導体集積回路に係り、詳しくはＥＣＬ回路間
の配線負荷に対する補償回路に関するものである。
の配線負荷に対する補償回路に関するものである。
［従来の技術］
近年、半導体集積回路において信号処理時間の高速化に
伴ってロジック回路としてＥＣＬ回路が採用されている
。そして、第５図に示すように、一般にＥＣＬ回路ｌは
抵抗Ｒｌ，Ｒ２．Ｒ３、互いにエミッタ結合されたトラ
ンジスタＴｒ１、Ｔｒ２及び定電流源Ｉ１からなる電流
スイッチ回路部１ａと、エミッタホロワトランジスタＴ
ｒ３及び定電流源■２とからなる出力バッファ回路部ｌ
ｂとで構成され、そのＥＣＬ回路ｌを複数段接続した構
成が多数採用されている。
伴ってロジック回路としてＥＣＬ回路が採用されている
。そして、第５図に示すように、一般にＥＣＬ回路ｌは
抵抗Ｒｌ，Ｒ２．Ｒ３、互いにエミッタ結合されたトラ
ンジスタＴｒ１、Ｔｒ２及び定電流源Ｉ１からなる電流
スイッチ回路部１ａと、エミッタホロワトランジスタＴ
ｒ３及び定電流源■２とからなる出力バッファ回路部ｌ
ｂとで構成され、そのＥＣＬ回路ｌを複数段接続した構
成が多数採用されている。
即ち、前段のＥＣＬ回路ｌにおける入力電圧Ｖ ｉｎｌ
がレファレンス電圧Ｖｒｅｆｌより高＜（Ｈレベル）な
って電流スイッチ回路部１ａの出力電圧Ｖ ｅｆｂがＨ
レベルとなると、出力バッフ７回路部ｌｂの出力電圧Ｖ
ｏｕｔｌは、Ｖ ｅｆｂの電位からエミッタホロワトラ
ンジスタＴｒ３のベース・エミッタ電圧だけ下がったレ
ベル（Ｈレベル）となる。
がレファレンス電圧Ｖｒｅｆｌより高＜（Ｈレベル）な
って電流スイッチ回路部１ａの出力電圧Ｖ ｅｆｂがＨ
レベルとなると、出力バッフ７回路部ｌｂの出力電圧Ｖ
ｏｕｔｌは、Ｖ ｅｆｂの電位からエミッタホロワトラ
ンジスタＴｒ３のベース・エミッタ電圧だけ下がったレ
ベル（Ｈレベル）となる。
反対に入力電圧Ｖ ｉｎｌがレファレンス電圧Ｖｒｅｆ
ｌより低．く （Ｌレベル）なって電流スイッチ回路部
１ａの出力電圧Ｖ ｅｆｂがＬレベルとなると、出力電
圧Ｖｏｕｔｌは、Ｖ ｅｆｂの電位からエミッタホロワ
トランジスタＴｒ３のベース・エミッタ電圧だけ下がっ
たレベル（Ｌレベル）となる。
ｌより低．く （Ｌレベル）なって電流スイッチ回路部
１ａの出力電圧Ｖ ｅｆｂがＬレベルとなると、出力電
圧Ｖｏｕｔｌは、Ｖ ｅｆｂの電位からエミッタホロワ
トランジスタＴｒ３のベース・エミッタ電圧だけ下がっ
たレベル（Ｌレベル）となる。
そして、出力電圧ＶｏｕｔｌがＨレベルの時には、次段
のＥＣＬ回路１における入力電圧Ｖｉｎ２、即ちトラン
ジスタＴｒｉのベース電圧はＨレベルであって、レファ
レンス電圧Ｖｒｅｆ２より高い値となって次．段のＥＣ
Ｌ回路１における出力バッファ回路部ｉｂの出力電圧Ｖ
ｏｕｔ２はＨレベルとなる。
のＥＣＬ回路１における入力電圧Ｖｉｎ２、即ちトラン
ジスタＴｒｉのベース電圧はＨレベルであって、レファ
レンス電圧Ｖｒｅｆ２より高い値となって次．段のＥＣ
Ｌ回路１における出力バッファ回路部ｉｂの出力電圧Ｖ
ｏｕｔ２はＨレベルとなる。
反対に、出力電圧ＶｏｕｔｌがＬレベルの時には、入力
電圧Ｖｉｎ２はＬレベルとなり、レファレンス電圧Ｖｒ
ｅｆ２より低い値となって出力バッファ回路部１ｂの出
力電圧Ｖｏｕｔ２はＬレベルとなる。
電圧Ｖｉｎ２はＬレベルとなり、レファレンス電圧Ｖｒ
ｅｆ２より低い値となって出力バッファ回路部１ｂの出
力電圧Ｖｏｕｔ２はＬレベルとなる。
即ち、両ＥＣＬ回路１間の信号伝達は出力電圧Ｖｏｕｔ
ｌによって行われ、ＥＣＬ回路１間の配線が長くなり配
線負荷が大きくなると、遅延時間が大きくなり高速化を
図る上で問題となるために、従来では定電流源Ｉ２にて
（又は定電流源に代えて抵抗を設けた場合には抵抗値を
小さくして）エミッタホロワトランジスタＴｒ３に流れ
る電流を大きくする方法が採られていた。
ｌによって行われ、ＥＣＬ回路１間の配線が長くなり配
線負荷が大きくなると、遅延時間が大きくなり高速化を
図る上で問題となるために、従来では定電流源Ｉ２にて
（又は定電流源に代えて抵抗を設けた場合には抵抗値を
小さくして）エミッタホロワトランジスタＴｒ３に流れ
る電流を大きくする方法が採られていた。
［発明が解決しようとする課題］
しかしながら、ＥＣＬ回路においてはただでさえ大きな
消費電力がさらに大きくなり、半導体集積回路全体で電
源電流の増大につながっていた。
消費電力がさらに大きくなり、半導体集積回路全体で電
源電流の増大につながっていた。
その結果、半導体集積回路の高集積化を図ることができ
なぐなるといった問題があった。
なぐなるといった問題があった。
本発明は前記問題点を解消するためになされたものであ
って、その目的は消費電流の増大を抑えて配線負荷によ
る遅延時間を小さくでき、ひいては半導体集積回路の高
集積化を図ることができる半導体集積回路を提供するこ
とにある。
って、その目的は消費電流の増大を抑えて配線負荷によ
る遅延時間を小さくでき、ひいては半導体集積回路の高
集積化を図ることができる半導体集積回路を提供するこ
とにある。
［課題を解決するための手段］
第１図は本発明の原理説明図であって、前後２段のＥＣ
Ｌ回路１はエミッタ結合された第１及び第２のトランジ
スタＴｒ１、Ｔｒ２等で構成される電流スイッチ回路部
１ａと、該第２のトランジスタＴｒ２のコレクタに接続
されたベースを有するエミッタホロワトランジスタＴｒ
３等で構成される出力バッファ回路部１ｂとからなる。
Ｌ回路１はエミッタ結合された第１及び第２のトランジ
スタＴｒ１、Ｔｒ２等で構成される電流スイッチ回路部
１ａと、該第２のトランジスタＴｒ２のコレクタに接続
されたベースを有するエミッタホロワトランジスタＴｒ
３等で構成される出力バッファ回路部１ｂとからなる。
そして、両ＥＣＬ回路１間において、前段ＥＣＬ回路１
のエミッタホロワトランジスタＴｒ３とエミッタ結合し
た第３のトランジスタＴｒ４を含み、電流スイッチ回路
部１ａの出力に応じてエミッタホロワトランジスタＴｒ
３と第３のトランジスタＴｒ４のエミッタ結合による電
流の切り替えを行う電流切替回路２を設けるとともに、
その電流切替回路２の電流の切り替わりを検知し、その
検知信号を次段のＥＣＬ回路ｌに出力するバッファ回路
３を設けた。
のエミッタホロワトランジスタＴｒ３とエミッタ結合し
た第３のトランジスタＴｒ４を含み、電流スイッチ回路
部１ａの出力に応じてエミッタホロワトランジスタＴｒ
３と第３のトランジスタＴｒ４のエミッタ結合による電
流の切り替えを行う電流切替回路２を設けるとともに、
その電流切替回路２の電流の切り替わりを検知し、その
検知信号を次段のＥＣＬ回路ｌに出力するバッファ回路
３を設けた。
［作用］
電流スイッチ回路部１ａの出力に応じてエミッタ結合に
よりエミッタホロワトランジスタＴｒ３と第３のトラン
ジスタＴｒ４の動作の切り替わり、即ち電流の切り替え
が行われる。動作の切り替えが行われてもそのエミッタ
結合部に流れ込む電流は何れか一方のトランジスタから
切り替わって流れ込むだけなので、そのエミッタ結合部
（電流切替回路２側の接続点ａ）での電位の変動は小さ
い。
よりエミッタホロワトランジスタＴｒ３と第３のトラン
ジスタＴｒ４の動作の切り替わり、即ち電流の切り替え
が行われる。動作の切り替えが行われてもそのエミッタ
結合部に流れ込む電流は何れか一方のトランジスタから
切り替わって流れ込むだけなので、そのエミッタ結合部
（電流切替回路２側の接続点ａ）での電位の変動は小さ
い。
この変動が小さい分だけエミッタホロワトランジスタＴ
ｒ３のエミッタ端子から延びる第３のトランジスタＴｒ
４のエミッタ端子までの配線の配線負荷は小さくみえる
ことになる。従って、配線容量の影響は小さくなる。
ｒ３のエミッタ端子から延びる第３のトランジスタＴｒ
４のエミッタ端子までの配線の配線負荷は小さくみえる
ことになる。従って、配線容量の影響は小さくなる。
一方、バッファ回路３はその電流の切り替わりを検知し
、その検知信号を次段のＥＣＬ回路ｌに出力する。
、その検知信号を次段のＥＣＬ回路ｌに出力する。
［実施例］
以下、本発明を具体化したー実施例を第２図に従って説
明する。
明する。
尚、本実施例では説明の便宜上、第５図に示す従来の回
路と共通の素子は符号を同じにしてその詳細な説明を省
略する。
路と共通の素子は符号を同じにしてその詳細な説明を省
略する。
第２図においてトランジスタＴｒ４はコレクタ側に接続
された抵抗Ｒ４とエミッタ側に接続された定電流源Ｉ４
とで電流切替回路を構成し、前段ＥＣＬ回路ｌのエミッ
タホロワトランジスタＴｒ３に対してエミッタ結合され
ている。そして、このトランジスタＴｒ４を含む電流切
替回路は半導体集積回路中において次段ＥＣＬ回路ｌ側
に形或されている。従って、トランジスタＴｒ４はエミ
ッタホロワトランジスタＴｒ３とは長い配線Ｌでエミッ
タ結合されている。又、トランジスタＴｒ４のベース端
子にはレファレンス電圧Ｖ ｒｅｆ３が印加されるよう
になっていて、その値は前段ＥＣＬ回路■のエミッタホ
ロワトランジスタＴｒ３のベース端子に印加される出力
電圧Ｖ ｅｆｂの振幅幅の中間レベルに設定されている
。
された抵抗Ｒ４とエミッタ側に接続された定電流源Ｉ４
とで電流切替回路を構成し、前段ＥＣＬ回路ｌのエミッ
タホロワトランジスタＴｒ３に対してエミッタ結合され
ている。そして、このトランジスタＴｒ４を含む電流切
替回路は半導体集積回路中において次段ＥＣＬ回路ｌ側
に形或されている。従って、トランジスタＴｒ４はエミ
ッタホロワトランジスタＴｒ３とは長い配線Ｌでエミッ
タ結合されている。又、トランジスタＴｒ４のベース端
子にはレファレンス電圧Ｖ ｒｅｆ３が印加されるよう
になっていて、その値は前段ＥＣＬ回路■のエミッタホ
ロワトランジスタＴｒ３のベース端子に印加される出力
電圧Ｖ ｅｆｂの振幅幅の中間レベルに設定されている
。
トランジスタＴｒ５はそのエミッタ端子に接続された定
電流源Ｉ５とで出力バッファ回路を構成し、そのベース
端子が前記トランジスタＴｒ４のコレクタ端子に接続さ
れ、エミッタ端子が次段ＥＣＬ回路ｌのトランジスタＴ
ｒｉのベース端子に接続されている。
電流源Ｉ５とで出力バッファ回路を構成し、そのベース
端子が前記トランジスタＴｒ４のコレクタ端子に接続さ
れ、エミッタ端子が次段ＥＣＬ回路ｌのトランジスタＴ
ｒｉのベース端子に接続されている。
次に、上記のように構成されたＥＣＬ回路の作用につい
て説明すると、前段ＥＣＬ回路ｌのエミッタホロワトラ
ンジスタＴｒ３のベース端子に印加される出力電圧Ｖ
ｅｆｂがＨレベルからＬレベルになると、エミッタホロ
ワトランジスタＴｒ３はオフ状態となり、トランジスタ
Ｔｒ４はオン状態となる。そして、定電流源Ｉ４に流れ
込む電流はエミッタホロワトランジスタＴｒ３に代わっ
てトランジスタＴｒ４から流れ込む。この時、定電流源
Ｉ４への流れ込みが切り替わるだけなので、両トラジス
タＴｒ３，Ｔｒ４の接続点ａの電位の変動はＶ ｅｆｂ
のＨレベルとＶ ｒｅｆ３のレベル差の分だけであり、
従来技術（第５図）のＶｏｕｔｌの変動に対して小さく
なり配線容量の影響が少なくなることから、トランジス
タＴｒ４の応答は非常に速くなる。
て説明すると、前段ＥＣＬ回路ｌのエミッタホロワトラ
ンジスタＴｒ３のベース端子に印加される出力電圧Ｖ
ｅｆｂがＨレベルからＬレベルになると、エミッタホロ
ワトランジスタＴｒ３はオフ状態となり、トランジスタ
Ｔｒ４はオン状態となる。そして、定電流源Ｉ４に流れ
込む電流はエミッタホロワトランジスタＴｒ３に代わっ
てトランジスタＴｒ４から流れ込む。この時、定電流源
Ｉ４への流れ込みが切り替わるだけなので、両トラジス
タＴｒ３，Ｔｒ４の接続点ａの電位の変動はＶ ｅｆｂ
のＨレベルとＶ ｒｅｆ３のレベル差の分だけであり、
従来技術（第５図）のＶｏｕｔｌの変動に対して小さく
なり配線容量の影響が少なくなることから、トランジス
タＴｒ４の応答は非常に速くなる。
そして、トランジスタＴｒ４がオン状態となり抵抗Ｒ４
に電流が流れると、トランジスタＴｒ５のベース端子の
電位は下がり同トランジスタＴｒ５のエミッタ端子の電
位も下がるため、次段ＥＣＬ回路ｌのトランジスタＴｒ
ｉのベース端子に入力される入力電圧Ｖ ｉｎ２はレフ
ァレンス電圧Ｖｒｅｆ２より低いＬレベルとなる。そし
て、次段ＥＣＬ回路ｌの出力バッファ回路部１ｂはＬレ
ベルの出力電圧Ｖｏｕｔ２を出力する。
に電流が流れると、トランジスタＴｒ５のベース端子の
電位は下がり同トランジスタＴｒ５のエミッタ端子の電
位も下がるため、次段ＥＣＬ回路ｌのトランジスタＴｒ
ｉのベース端子に入力される入力電圧Ｖ ｉｎ２はレフ
ァレンス電圧Ｖｒｅｆ２より低いＬレベルとなる。そし
て、次段ＥＣＬ回路ｌの出力バッファ回路部１ｂはＬレ
ベルの出力電圧Ｖｏｕｔ２を出力する。
一方、前記出力電圧Ｖ ｅｆｂがＬレベルからＨレベル
になると、エミッタホロヮトランジスタＴｒ３はオン状
態となり、トランジスタＴｒ４はオフ状態となる。そし
て、定電流源Ｉ４に流れ込む電流はトランジスタＴｒ４
に代わってエミッタホロヮトランジスタＴｒ３から流れ
込む。この時、前記と同様に定電流源Ｉ４への流れ込み
が切り替わるだけなので、接続点ａの電位の変動は前述
同様に小さく、配線容量の影響が少なくなるため、この
場合もトランジスタＴｒ４の応答は非常に速くなる。
になると、エミッタホロヮトランジスタＴｒ３はオン状
態となり、トランジスタＴｒ４はオフ状態となる。そし
て、定電流源Ｉ４に流れ込む電流はトランジスタＴｒ４
に代わってエミッタホロヮトランジスタＴｒ３から流れ
込む。この時、前記と同様に定電流源Ｉ４への流れ込み
が切り替わるだけなので、接続点ａの電位の変動は前述
同様に小さく、配線容量の影響が少なくなるため、この
場合もトランジスタＴｒ４の応答は非常に速くなる。
そして、トランジスタＴｒ４がオフ状態となり抵抗Ｒ４
に電流が流れなくなると、トランジスタＴｒ５のベース
端子の電位は上がり同トランジスタＴｒ５のエミッタ端
子の電位も上がるため、前記入力電圧Ｖｉｎ２はレファ
レンス電圧Ｖ ｒｅｆ２より高いＨレベルとなる。そし
て、次段ＥＣＬ回路ｌの出力電圧Ｖｏｕｔ２はＨレベル
となる。
に電流が流れなくなると、トランジスタＴｒ５のベース
端子の電位は上がり同トランジスタＴｒ５のエミッタ端
子の電位も上がるため、前記入力電圧Ｖｉｎ２はレファ
レンス電圧Ｖ ｒｅｆ２より高いＨレベルとなる。そし
て、次段ＥＣＬ回路ｌの出力電圧Ｖｏｕｔ２はＨレベル
となる。
このように、本実施例においては次段ＥＣＬ回路ｌ側に
設けたトランジスタＴｒ４と前段ＥＣＬ回路ｌのエミッ
タホロワトランジスタＴｒ３とをエミッタ結合して前段
ＥＣＬ回路ｌから次段ＥＣＬ回路ｌへの信号伝達を電流
の切り替えによって行うようにしたので、エミッタホロ
ワトランジスタＴｒ３と接続点ａ間に長い配線Ｌがある
にもかかわらず接続点ａにおける電位の変動は非常に小
さくなる。従って変動が小さい分だけ配線負荷は小さく
みえることになり配線容量の影響は非常に小さくなる。
設けたトランジスタＴｒ４と前段ＥＣＬ回路ｌのエミッ
タホロワトランジスタＴｒ３とをエミッタ結合して前段
ＥＣＬ回路ｌから次段ＥＣＬ回路ｌへの信号伝達を電流
の切り替えによって行うようにしたので、エミッタホロ
ワトランジスタＴｒ３と接続点ａ間に長い配線Ｌがある
にもかかわらず接続点ａにおける電位の変動は非常に小
さくなる。従って変動が小さい分だけ配線負荷は小さく
みえることになり配線容量の影響は非常に小さくなる。
その結果、従来のようにその次段ＥＣＬ回路１への信号
伝達を配線容量の影響を大きく受ける電圧によって行う
のに較べて応答性がよく高速化が図れる。しかも、本実
施例では従来のものと較べて定電流源の電流値を大きく
しないで高速化を図ることができるので、他方からみれ
ば消費電力を抑えたことになり、その分だけ高集積化を
図ることができる。
伝達を配線容量の影響を大きく受ける電圧によって行う
のに較べて応答性がよく高速化が図れる。しかも、本実
施例では従来のものと較べて定電流源の電流値を大きく
しないで高速化を図ることができるので、他方からみれ
ば消費電力を抑えたことになり、その分だけ高集積化を
図ることができる。
尚、本発明は前記実施例に限定されるものではなく、例
えば前記トランジスタＴｒ４のベース端子に印加するレ
ファレンス電圧Ｖ ｒｅｆ３を第３図に示すように前段
ＥＣＬ回路ｌにおける電流スイッ千回路部１ａの逆相レ
ベルＶｅｆｂ２としてもよい。
えば前記トランジスタＴｒ４のベース端子に印加するレ
ファレンス電圧Ｖ ｒｅｆ３を第３図に示すように前段
ＥＣＬ回路ｌにおける電流スイッ千回路部１ａの逆相レ
ベルＶｅｆｂ２としてもよい。
従って、この場合には新たにトランジスタＴｒ４のレフ
ァレンス電圧Ｖ ｒｅｆ３を作る必要もなくなる。
ァレンス電圧Ｖ ｒｅｆ３を作る必要もなくなる。
しかも、レファレンス電圧Ｖ ｒｅｆ３ （ ＝ Ｖ
ｅｆｂ２）はエミッタホロワトランジスタＴｒ３に入力
される出力電圧レベルＶ ｅｆｂとは逆相なので、電流
が切り替わっても接続点ａにおける電位は常に両出力電
圧レベルＶ ｅｆｂ及びその逆相レベルＶｅｆｂ２のＨ
レベルで決まることから、その変動はより小さくなり応
答性もより向上する。
ｅｆｂ２）はエミッタホロワトランジスタＴｒ３に入力
される出力電圧レベルＶ ｅｆｂとは逆相なので、電流
が切り替わっても接続点ａにおける電位は常に両出力電
圧レベルＶ ｅｆｂ及びその逆相レベルＶｅｆｂ２のＨ
レベルで決まることから、その変動はより小さくなり応
答性もより向上する。
又、この場合においてトランジスタＴｒ４のベース端子
と前段ＥＣＬ回路ｌの電流スイッチ回路部１ａとを結ぶ
配線Ｌａの配線負荷を考慮する場合にはその配線負荷に
対処するために第４図に示すように前段ＥＣＬ回路１に
エミッタホロワトランジスタＴｒ６と定電流源■６から
なる新たなバッファ回路部を設けそのバッファ回路部か
ら逆相レベルＶｅｆｂ２を入力させるようにしてもよい
。このとき、一方のエミッタホロワトランジスタＴｒ３
のエミッタ端子側には電圧調整用のダイオードＤを設け
る必要がある。
と前段ＥＣＬ回路ｌの電流スイッチ回路部１ａとを結ぶ
配線Ｌａの配線負荷を考慮する場合にはその配線負荷に
対処するために第４図に示すように前段ＥＣＬ回路１に
エミッタホロワトランジスタＴｒ６と定電流源■６から
なる新たなバッファ回路部を設けそのバッファ回路部か
ら逆相レベルＶｅｆｂ２を入力させるようにしてもよい
。このとき、一方のエミッタホロワトランジスタＴｒ３
のエミッタ端子側には電圧調整用のダイオードＤを設け
る必要がある。
［発明の効果］
以上詳述したように、本発明は消費電流の増大を抑えて
配線負荷による遅延時間を小さくでき、ひいては半導体
集積回路の高集積化を図ることができる優れた効果を有
する。
配線負荷による遅延時間を小さくでき、ひいては半導体
集積回路の高集積化を図ることができる優れた効果を有
する。
第１図は本発明の原理説明図、
第２図は本発明を具体化したー実施例のＥＣ回路図、
第３図は本発明を具体化した別の実施例のＥＬ回路図、
第４図は同じく別の実施例のＥＣＬ回路図、第５図は従
来のＥＣＬ回路図である。 Ｌ Ｃ 図中、 ｌはＥＣＬ回路、 １ａは電流スイッチ回路部、 １ｂは出力バッファ回路部、 ２は電流切替回路、 ３はバッファ回路、 Ｔｒｉ−Ｔｒ４はトランジスタである。
来のＥＣＬ回路図である。 Ｌ Ｃ 図中、 ｌはＥＣＬ回路、 １ａは電流スイッチ回路部、 １ｂは出力バッファ回路部、 ２は電流切替回路、 ３はバッファ回路、 Ｔｒｉ−Ｔｒ４はトランジスタである。
Claims (1)
- 【特許請求の範囲】 エミッタ結合された第１及び第２のトランジスタ（Ｔｒ
１、Ｔｒ２）からなる電流スイッチ回路部（１ａ）と、
該第２のトランジスタ（Ｔｒ２）のコレクタに接続され
たベースを有するエミッタホロワトランジスタ（Ｔｒ３
）からなる出力バッファ回路部（１ｂ）とで構成された
ＥＣＬ回路（１）が複数段接続された半導体集積回路で
あって、 そのＥＣＬ回路（１）間において、前段ＥＣＬ回路（１
）のエミッタホロワトランジスタ（Ｔｒ３）に対してエ
ミッタ結合した第３のトランジスタ（Ｔｒ４）を含み、
前記電流スイッチ回路部（１ａ）の出力に応じてエミッ
タホロワトランジスタ（Ｔｒ３）と第３のトランジスタ
（Ｔｒ４）のエミッタ結合による電流の切り替えを行う
電流切替回路（２）と、 電流切替回路（２）の電流の切り替わりを検知し、その
検知信号を次段のＥＣＬ回路（１）に出力するバッファ
回路（３）と を設けたことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302938A JPH03162130A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積回路 |
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| US07/616,947 US5130573A (en) | 1989-11-21 | 1990-11-21 | Semiconductor integrated circuit having ecl circuits and a circuit for compensating a capacitive load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302938A JPH03162130A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
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Family
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Family Applications (1)
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|---|---|---|---|
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