JPH04268291A - Ｅｃｌ型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル的な複数本
の入力信号の中で少なくとも一つの入力信号が変化した
ときに、その変化を検出してワンショット信号を発生す
る入力信号変化検出回路に利用され、特に、高速性を要
求される半導体記憶装置のアドレス入力回路などに利用
される。

【０００２】

【従来の技術】従来、この種の入力信号変化検出回路は
、例えば半導体記憶装置のアドレス入力回路部分に使用
されている（「二重ラッチＥＣＬ−ＣＭＯＳレベルコン
バータを持つ８ｎｓ１ＭビットＥＣＬＢｉＣＭＯＳ　　
ＳＲＡＭ」「Ａｎ　８−ｎｓ　１−Ｍｂｉｔ　ＥＣＬ　
ＢｉＣＭＯＳ　ＳＲＡＭ　ｗｉｔｈ　Ｄｏｕｂｌｅ−Ｌ
ａｔｃｈ　ＥＣＬ−ｔｏ−ＣＭＯＳ−Ｌｅｖｅｌ　Ｃｏ
ｎｖｅｒｔｅｒｓ　」ＩＥＥＥ　ＪＯＵＲＮＡＬＯＦ　
ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ＶＯＬ．
２４，ＮＯ．５，ＯＣＴＯＶＥＲ　１９８９、参照）

【０００３】アドレス信号の変化を検出する代表的なア
ドレス変化検出回路としての入力信号変化検出回路付き
ＥＣＬ（エミッタカップルドロジック）半導体記憶装置
は、図８に示すように、アドレス入力端子１からＥＣＬ
レベルのアドレス信号を入力しＣＭＯＳ（相補型ＭＯＳ
トランジスタ）レベルに変換するレベル変換器（ＣＯＮ
Ｖ）７と、ＣＭＯＳ型のアドレスバッファ（ＢＵＦ）８
と、ＣＭＯＳレベルで動作する入力信号変化検出回路（
ＡＴＤ）９と、アドレスを選択するデコーダ（ＤＥＣ）
１０とを有している。

【０００４】図９は従来のＥＣＬ型半導体記憶装置のワ
ード線のディスチャージ回路である。図９において、Ｍ
１１〜Ｍｍｎはメモリセル、ＷＴ１　〜ＷＴｎ　はワー
ド線、ＷＢ１　〜ＷＢｎ　はビット線、Ｑ２１〜Ｑ２ｎ
はワード線駆動用のトランジスタ、ＱＤ１〜ＱＤｎはデ
ィスチャージ用のトランジスタ、Ｒ１１〜Ｒ１ｎ、ＲＤ
１〜ＲＤｎ、Ｃ１　〜Ｃｎ　はその抵抗およびコンデン
サ、ならびに１２はセンスアンプ（ＳＡ）である。

【０００５】ワード線ＷＢ１　が選択されているとき、
トランジスタＱＤ１　は「オン」状態であり、定常電流
Ｉ１２が流れている。次に、ワード線ＷＢ１　が非選択
になるときを考える。ワード線ＷＢ１　の電位が下がり
始めると、トランジスタＱＤ１のベース回路の抵抗Ｒ１
　とコンデンサＣ１　の大きな時定数によりしばらくの
間ベースは高電位にあり、放電が続けられる。電位が新
たに選択されるワード線の電位と等しくなると、トラン
ジスタＱＤ１は「オフ」状態となる。この回路では定常
状態では不要な電流が常に流れているため、消費電力が
大きくなる。

【０００６】

【発明が解決しようとする課題】この従来の半導体記憶
装置に用いられる入力信号変化検出回路の入力には、Ｅ
ＣＬレベルで入力されたアドレス信号をＣＭＯＳレベル
に変換した信号が伝えられるため、レベル変換にかかる
時間だけアドレス変化検出回路の動作開始が遅れる。ま
た、アドレス変化検出回路自身もＣＭＯＳで構成され、
論理をとるためのゲートを最低３段以上は要するため動
作が遅い。このため入力信号変化検出回路を用いて高速
化および低消費電力化をしようとする内部回路に、内部
回路の動作信号よりも速くアドレス変化検出出力信号を
到達させることが困難である課題があった。

【０００７】本発明の目的は、前記の課題を解消するこ
とにより、高速化および低消費電力化を図ることができ
る入力信号変化検出回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、ディジタル的
な複数の入力信号の中で少なくとも一つの入力信号が変
化したときにその変化を検出しワンショット信号を発生
する手段を備えた入力信号変化検出回路において、前記
入力信号を入力し第一の参照信号に基づき出力される入
力バッファ回路の正相および逆相の二つの出力信号を入
力とし、第二の参照信号に基づき信号の定常状態および
変化状態に対応して前記正相または逆相の出力信号を切
り替えて出力する複数の２入力のカレントスイッチ回路
と、各カレントスイッチ回路の出力を共通接続し前記ワ
ンショット信号を出力する出力回路とを含むことを特徴
とする。

【０００９】また、本発明は、前記入力信号変化検出回
路は、ＥＣＬレベルの信号を扱う構成であることが好ま
しい。

【００１０】また、本発明は、前記第二の参照信号のレ
ベルは前記第一の参照信号のレベルよりも高く設定され
ることが好ましい。

【００１１】

【作用】各カレントスイッチ回路は、入力バッファ回路
からの正相（「Ｈ」レベル）および逆相（「Ｌ」レベル
）の二つの出力信号を入力して第二の参照信号に基づき
、二つの出力信号が正相レベルおよび逆相レベルを保っ
ているときには、正相の出力信号を出力し、二つの出力
信号のレベルが変化した期間だけ逆相の出力信号を出力
する。すなわち、カレントスイッチ回路の出力レベルは
、正相（「Ｈ」レベル）→逆相（「Ｌ」レベル）→正相
（「Ｈ」レベル）のように変化する。そして出力回路は
、各カレントスイッチ回路の出力を共通接続して、少な
くとも一つのカレントスイッチ回路の出力が正相−逆相
−正相レベルに変化したときに、ワンショット信号を出
力する。

【００１２】なお、各回路をＥＣＬレベルで構成するこ
とで、ＥＣＬレベルのワンショット信号を発生させるこ
とができる。

【００１３】さらに、第二の参照信号のレベルを入力バ
ッファ回路の第一の参照信号のレベルよりも高くするこ
とで、ワンショット信号の発生を入力信号の変化時刻よ
りも早く発生させることができる。

【００１４】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１５】図１は、本発明の一実施例によるアドレス
変化検出回路としての入力信号変化検出回路と、デコー
ダ回路とを含む半導体記憶装置のアドレス入力部を示す
回路図である。ここでは簡単のために２本のアドレス信
号Ａ０　およびＡ１　の信号に対してデコード信号Ｘ０
　、Ｘ１　、Ｘ２　およびＸ３　のうち一つを選択する
デコーダ回路を用いているが、同じように３本のアドレ
スから８本の信号線を選択するデコーダ回路等に対して
も本発明は用いることができる。

【００１６】アドレス信号Ａ０　は、抵抗Ｒ１　を負荷
としたトランジスタＱ１　と、抵抗Ｒ２　を負荷とする
トランジスタＱ２　をエミッタ結合し、定電流源Ｉ１　
をもつアドレス入力バッファのトランジスタＱ１　のベ
ースに入力される。トランジスタＱ２　のベースには参
照信号ＶＲ１　が印加されている。

【００１７】アドレス信号Ａ０　の電位が参照信号ＶＲ
１　よりも高い場合、電流は抵抗Ｒ１　からトランジス
タＱ１　を通って定電流源Ｉ１　に流れ、抵抗Ｒ２　お
よびトランジスタＱ２　には流れない。このときトラン
ジスタＱ１　のコレクタ電位は「Ｌ」レベルになり、ト
ランジスタＱ２　のコレクタ電位は「Ｈ」レベルになる
。反対にアドレス信号Ａ０　の電位が参照信号ＶＲ１よ
りも低い場合、電流は抵抗Ｒ２　からトランジスタＱ２
　を通って定電流源Ｉ１　に流れ、抵抗Ｒ１　およびト
ランジスタＱ１　には流れない。 このときトランジスタＱ１　のコレクタ電位は「Ｈ」レ
ベルになり、トランジスタＱ２　のコレクタ電位は「Ｌ
」レベルになる。同様に、アドレス信号Ａ１　を入力と
する抵抗Ｒ３　およびＲ４　、トランジスタＱ５　およ
びＱ６　、定電流源Ｉ２　、ならびに参照信号ＶＲ２　
で構成されたカレントスイッチ回路の出力であるトラン
ジスタＱ５　のコレクタにはアドレス信号Ａ１　の逆相
、トランジスタＱ６　のコレクタにはアドレス信号Ａ１
　の同相信号が出力される。

【００１８】二つのアドレスバッファの四つの出力はそ
れぞれ３出力マルチエミッタトランジスタＱ３　、Ｑ４
　、Ｑ７　およびＱ８　のベースに入力される。アドレ
ス信号Ａ０　の逆相出力であるトランジスタＱ１　のコ
レクタに接続されたマルチエミッタトランジスタＱ３　
の三つのエミッタは、まず一つがアドレス信号Ａ１　の
同相出力であるトランジスタＱ６　のコレクタに接続さ
れたマルチエミッタトランジスタＱ８　のエミッタの一
つとワイアードオアを構成し、デコード信号Ｘ０　を出
力する。もう一つはアドレス信号Ａ１の逆相出力である
トランジスタＱ５　のコレクタに接続されたマルチエミ
ッタトランジスタＱ７　のエミッタの一つとワイアード
オアを構成し、デコード信号Ｘ２　を出力する。そして
もう一つのエミッタが同じアドレス信号Ａ０　の同相出
力であるトランジスタＱ４　のエミッタ、および参照信
号ＶＲ３　をベースに入力するトランジスタＱ９　のエ
ミッタと接続し、２入力カレントスイッチ回路を構成す
る。同様に、アドレス信号Ａ１　の同相出力のエミッタ
フォロワトランジスタＱ７　の三つのエミッタのうち二
つはデコーダ回路へ接続し、デコード信号Ｘ３　および
Ｘ２　を出力する。あと一つはアドレス信号Ａ１　の同
相出力であるトランジスタＱ８　のエミッタ、および参
照信号ＶＲ３　をベース入力とするトランジスタＱ１０
のエミッタと接続し、２入力カレントスイッチ回路を構
成する。

【００１９】この二つの２入力カレントスイッチ回路は
、トランジスタＱ９およびＱ１０のコレクタドットに接
続され、トランジスタＱ１１のエミッタフォロワを通し
て内部回路に出力される。トランジスタＱ１１のベース
はダイオードＤ１　で最高電位にクランプされている。

【００２０】なお、図１において、Ｉ３　〜Ｉ９　は定
電流源、Ｒ５　およびＲ６　は抵抗、ならびにＯＵＴは
出力である。

【００２１】図２は図１の回路構成を示すブロック構成
図で、図８に示した従来例に対応するものである。アド
レス入力端子１から入力されたアドレス信号はアドレス
バッファ（ＢＵＦ）２で正相および逆相の二つの出力信
号を出力し、本第一実施例の入力信号変化検出回路（Ａ
ＴＤ）３、およびアドレスデコーダ（ＤＥＣ）４にそれ
ぞれ入力する。そして、入力信号変化検出回路３の出力
はレベル変換器（ＣＯＮＶ）５により、アドレスデコー
ダ４の出力はレベル変換器（ＣＯＮＶ）６により、それ
ぞれＥＣＬレベルからＣＭＯＳレベルに変換されて内部
回路に対して出力される。

【００２２】本発明の特徴は、図１において、それぞれ
トランジスタＱ３　、Ｑ４　およびＱ９　と、トランジ
スタＱ７　、Ｑ８　およびＱ１０で構成される２入力の
カレントスイッチ回路と、これらカレントスイッチ回路
の出力を共通接続し入力として出力ＯＵＴを出力するト
ランジスタＱ１１で構成される出力回路とから構成され
る入力信号変化検出回路（ＡＴＤ）３を設けたことにあ
る。

【００２３】次に、このアドレス信号の変化を検出する
本発明の一実施例の入力信号変化検出回路３の動作につ
いて説明する。入力信号変化検出回路３を構成するのは
コレクタドットされた二つの２入力カレントスイッチ回
路である。定常状態では２入力カレントスイッチ回路に
は一方に「Ｈ」レベル、他方にも「Ｌ」レベルが入力さ
れている。いま、アドレス信号Ａ０　に「Ｈ」レベルが
入力されているとすると、トランジスタＱ１　のコレク
タ電位は「Ｌ」レベル、トランジスタＱ２　のコレクタ
電位は「Ｈ」レベルとなる。すなわち、トランジスタＱ
３　のベースは「Ｌ」レベル、トランジスタＱ４　のベ
ースは「Ｈ」レベルである。このため、トランジスタＱ
３　、Ｑ４　およびＱ９　で構成されているカレントス
イッチ回路の電流は「Ｈ」レベルがベースに加えらてい
るトランジスタＱ４　を通り、カレントスイッチ回路の
出力側のトランジスタＱ９　には流れない。従ってカレ
ントスイッチ回路の出力は一定で「Ｈ」レベルである。 次に、アドレス信号Ａ０　が「Ｌ」レベルの場合につい
て考える。この場合も２入力カレントスイッチ回路のト
ランジスタＱ３　に電流が流れ、出力は一定で「Ｈ」レ
ベルである。このように定常状態では常に２入力カレン
トスイッチ回路の出力は「Ｈ」レベルであることになる
。

【００２４】次に、入力が変化するときを考える。図３
は２入力カレントスイッチ回路の入力Ｂ０　およびＢ１
　（入力Ｂ０　の逆相信号）と、参照信号ＶＲ３　と、
入力信号変化検出回路の出力ＯＵＴとの関係を示した図
である。参照信号ＶＲ３　のレベルを「Ｈ」レベルと「
Ｌ」レベルの中間よりも「Ｈ」レベル寄りにとると、変
化開始時刻ｔ０　から入力Ｂ０　は立ち下がりはじめ、
入力Ｂ１　は立ち上がりはじめる。時刻ｔ１　からｔ２
　までの間、カレントスイッチ回路の入力はトランジス
タＱ３　およびＱ４　の二つとも参照信号ＶＲ３　より
低電位となり、電流は出力トランジスタＱ９を流れる。 従ってトランジスタＱ９　のコレクタには「Ｈ」−「Ｌ
」−「Ｈ」レベルのワンショントパルスが出力される。 同様にアドレス信号Ａ１　の変化はトランジスタＱ１０
のコレクタ電位に現れる。トランジスタＱ９　とＱ１０
とはコレクタドット接続されているので、どちらかが「
Ｌ」レベルになればコレクタ電位は「Ｌ」レベルになる
。ダイオードＤ１　はアドレス信号Ａ０　およびＡ１　
がともに変化したときに深い「Ｌ」レベルになるのを防
ぐクランプダイオードである。この「Ｈ」−「Ｌ」−「
Ｈ」レベルのワンショットパルスはエミッタフォロワト
ランジスタＱ１１を通り、出力ＯＵＴとして内部回路に
出力される。

【００２５】以上のように、本第一実施例は複数のアド
レスのうち一つ以上が変化した際に信号を出すアドレス
変化検出回路からなる入力信号変化検出回路を、ＥＣＬ
論理を用いて少ない段数で実現している。

【００２６】次に、このアドレス変化検出回路を利用し
た例を示す。図４はＥＣＬ入出力ＢｉＣＭＯＳ集積回路
の出力バッファを示す回路図である。

【００２７】前段回路である半導体記憶装置ではセンス
アンプ（ＳＡ）１１からの信号を受け、終段のエミッタ
フォロワトランジスタＱ１４にデータを出力するカレン
トスイッチ回路を構成するトランジスタＱ１２およびＱ
１３のコレクタをＰＭＯＳトランジスタＭ１　で接続し
、このＰＭＯＳトランジスタＭ１　のゲートにＣＭＯＳ
レベルに変換した入力信号変化検出回路（ＡＴＤ）３の
信号を入力する。アドレスが変化しない場合、入力変化
検出回路３の出力は「Ｈ」レベルなのでこのＰＭＯＳト
ランジスタＭ１　は「オフ」状態となり、データが出力
され続ける。

【００２８】アドレスが変化した場合、入力信号変化検
出回路３が変化を検出し、新しいデータが出力バッファ
に達する以前に、「Ｈ」−「Ｌ」−「Ｈ」レベルのワン
ショットパルスによってＰＭＯＳトランジスタＭ１　を
一時的に「オン」状態にする。これにより、終段トラン
ジスタＱ１４のベースには中間レベルが与えられ、エミ
ッタフォロワ出力は中間レベルとなる。そのあとデータ
が出力バッファに達する。このとき出力は中間レベルか
ら「Ｈ」レベルに立ち上げ、「Ｌ」レベルに立ち下げす
ればよく、入力変化検出回路を使用しない場合に、「Ｈ
」レベルから「Ｌ」レベルへとフルスイングする時間の
１／２の時間で高速に動作する。

【００２９】図５に高速化の様子を示す。入力変化検出
回路を用いない場合、出力はＥａおよびＦａのように動
作する。時刻ｔ１　において信号がバッファに到達し、
時刻ｔ２　において出力は中間レベルに達する。データ
に応じた出力がでるためにはさらに時間がかかっている
。これに対し入力変化検出回路を用いた場合には、出力
はＥおよびＦのように動作する。信号が到達する時刻ｔ
１　より前の時刻ｔ０　において、入力変化検出回路の
出力が到達する。データが到達する時刻ｔ１　には出力
はすでに中間レベルになっており、時刻ｔ２　では完全
に「Ｈ」レベルまたは「Ｌ」レベルを出力している。

【００３０】図６は本実施例を適用したＥＣＬ型半導体
記憶装置のワード線のディスチャージ回路を示す図で、
図９に示した従来例のディスチャージ回路に対応してい
る。本実施例を適用したディスチャージ回路は、図６に
示すように、図９のトランジスタＱＤ１〜ＱＤｎの代わ
りにダイオードＤ１１〜Ｄ１ｎを用い、面積を要する抵
抗Ｒ１１〜Ｒ１ｎ、ＲＤ１〜ＲＤｎならびにコンデンサ
Ｃ１　〜Ｃｎ　を省き、これに代わり、入力信号変化検
出回路（ＡＴＤ）３と、ベースが入力信号変化検出回路
３の出力にコレクタがダイオードＤ１１〜Ｄ１ｎの陰極
共通接続線にエミッタが抵抗Ｒ９　を介して接地電位に
それぞれ接続されたトランジスタＱＤ　とが設けられて
いる。

【００３１】ワード線の切り換え時には定電流回路を構
成するトランジスタＱＤ　に、アドレス変化検出回路と
しての入力信号変化検出回路３からの信号を入力し、ワ
ード線ＷＢ１　〜ＷＢｎ　、ならびに負荷に蓄積された
電荷を放電する。このディスチャージ回路では定常電流
は流れず、消費電力が削減できる。また、抵抗、コンデ
ンサが不要なため、高集積化が図れる。

【００３２】図７にワード線の選択−非選択に要する電
流を示す。従来例の図９のディスチャージ回路の場合、
ワード線の動作に関わらず定常電流Ｉ１２が流れる。こ
れに対し図６のディスチャージ回路では図７の電流Ｉ１
１で示すように、ワード線の電位を変化させる場合には
大電流を流して高速に動作させ、定常状態では小電流し
か流さない。

【００３３】

【発明の効果】以上説明したように、本発明は、複数本
あるディジタル入力信号の入力信号変化検出回路として
、高速、高駆動能力のＥＣＬで構成した回路を用いたこ
とにより、短時間でワンショットパルスの出力信号が得
られる。

【００３４】このため、高速性が要求される半導体記憶
装置回路においても十分なタイミングマージンを確保し
たアドレス変化検出回路として利用できるため、安定し
た高速性が得られ、従来よりも高速、高集積度、低消費
電力のＥＣＬ半導体記憶装置を実現できる効果がある。

【図面の簡単な説明】

【図１】　　実施例の入力信号変化検出回路を用いた半
導体記憶装置の入力部を示す回路図。

【図２】　　図１の回路構成を示すブロック構成図。

【図３】　　図１の回路の電位変化を示す波形図。

【図４】　　実施例入力信号変化検出回路を用いたＥＣ
Ｌ入出力ＢｉＣＭＯＳ集積回路の出力バッファを示す回
路図。

【図５】　　図４の回路の電位変化を示す波形図。

【図６】　　実施例入力信号変化検出回路を用いた半導
体記憶装置のワード線のディスチャージ回路を示す回路
図。

【図７】　　図６および図９の回路の電流変化を示す特
性図。

【図８】　　従来例の入力信号変化検出回路を用いた半
導体記憶装置の入力部を示すブロック構成図。

【図９】　　従来の半導体記憶装置のワード線のディス
チャージ回路を示す回路図。

【符号の説明】

１　　　　アドレス入力端子 ２、８　　　　アドレスバッファ（ＢＵＦ）３、９　　
　　入力信号変化検出回路（ＡＴＤ）４、１０　　　　
アドレスデコーダ（ＤＥＣ）５、６、７　　　　レベル
変換器（ＣＯＮＶ）１１、１２　　　　センスアンプ（
ＳＡ）Ａ０　、Ａ１　　　　　アドレス信号 Ｂ０　、Ｂ１　　　　　（２入力カレントスイッチ回路
の）入力Ｃ１　〜Ｃｎ　　　　　コンデンサ Ｄ１　、Ｄ１１〜Ｄ１ｎ　　　　ダイオードＥ、Ｅａ、
Ｆ、Ｆａ　　　　出力 Ｉ１　〜Ｉ１０　　　　定電流源 Ｉ１１、Ｉ１２　　　　電流 Ｍ１　　　　　ＰＭＯＳトランジスタ Ｍ１１〜Ｍｍｎ　　　　メモリセル ＯＵＴ　　　　出力 Ｑ１　〜Ｑ１４、Ｑ２１〜Ｑ２ｎ、ＱＤ、ＱＤ１〜ＱＤ
ｎ　　　　ＮＰＮバイポーラトランジスタ Ｒ１　〜Ｒ９　、Ｒ１１〜Ｒ１ｎ、ＲＤ１〜ＲＤｎ　　
　　抵抗ｔ０　〜ｔ２　　　　　時刻 ＶＲ１　〜ＶＲ３　　　　　参照信号 ＷＴ１　〜ＷＴｎ　　　　　ワード線 ＷＢ１　〜ＷＢｎ　　　　　ビット線 Ｘ０　〜Ｘ３　　　　　デコード信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ディジタル的な複数の入力信号の中で
   少なくとも一つの入力信号が変化したときにその変化を
   検出しワンショット信号を発生する手段を備えた入力信
   号変化検出回路において、前記入力信号を入力し第一の
   参照信号に基づき出力される入力バッファ回路の正相お
   よび逆相の二つの出力信号を入力とし、第二の参照信号
   に基づき信号の定常状態および変化状態に対応して前記
   正相または逆相の出力信号を切り替えて出力する複数の
   ２入力のカレントスイッチ回路と、各カレントスイッチ
   回路の出力を共通接続し前記ワンショット信号を出力す
   る出力回路とを含むことを特徴とする入力信号変化検出
   回路。
2. 【請求項２】　　前記入力信号変化検出回路は、ＥＣＬ
   レベルの信号を扱う構成である請求項１に記載の入力信
   号変化検出回路。
3. 【請求項３】　　前記第二の参照信号のレベルは前記第
   一の参照信号のレベルよりも高く設定された請求項１ま
   たは請求項２に記載の入力信号変化検出回路。