JPH0316275A - 半導体受光素子の製造方法 - Google Patents
半導体受光素子の製造方法Info
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- JPH0316275A JPH0316275A JP1151869A JP15186989A JPH0316275A JP H0316275 A JPH0316275 A JP H0316275A JP 1151869 A JP1151869 A JP 1151869A JP 15186989 A JP15186989 A JP 15186989A JP H0316275 A JPH0316275 A JP H0316275A
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Landscapes
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分封
本発明は光信号を電気信号に変換する半導体受光素子の
製造方法に関するものである。
製造方法に関するものである。
従来の技術
近年、半導体受光素子（以下単に受光素子と記す）は光
センサやファイバを用いた光通信の信号の検知、あるい
は半導体レーザの光出力のモニター等に利用されている
。
センサやファイバを用いた光通信の信号の検知、あるい
は半導体レーザの光出力のモニター等に利用されている
。
以下に従来の受光素子について説明する。受光素子の材
料として、０．８〜０．９μｍの短波長帯には主として
Ｓｉが用いられるが、１．０〜１．６μｍの長波長帯に
はＧｅの他にＩｎＧａＡｓＰやＩｎＧａＡｓ等の化合物
半導体が用いられる。
料として、０．８〜０．９μｍの短波長帯には主として
Ｓｉが用いられるが、１．０〜１．６μｍの長波長帯に
はＧｅの他にＩｎＧａＡｓＰやＩｎＧａＡｓ等の化合物
半導体が用いられる。
受光素子の種類には、零バイアスで使用する太陽電池、
逆バイアスを印加して使用するフォトダイオード、なだ
れ増幅を利用して光電流を増幅するア、ベランシェフォ
トダイオード（以下ＡＰＤと記す）、あるいはフォトト
ランジスタ等がある。
逆バイアスを印加して使用するフォトダイオード、なだ
れ増幅を利用して光電流を増幅するア、ベランシェフォ
トダイオード（以下ＡＰＤと記す）、あるいはフォトト
ランジスタ等がある。
これらの中で光通信用には高速応答が可能なＰ型一負性
半導体（ｉ層あるいはｎ″′層） −ｎ型構造のフォト
ダイオード（以下ＰＩＮ−ＰＤと記す〉やＡＰＤが用い
られる。これらの構造は大別すると、メサエッチングに
より素子分離するメサ型と拡散を部分的に行い素子を分
離するブラナー型があるが、一般には暗電流が少なく製
造が容易なブラナー型が採用される。
半導体（ｉ層あるいはｎ″′層） −ｎ型構造のフォト
ダイオード（以下ＰＩＮ−ＰＤと記す〉やＡＰＤが用い
られる。これらの構造は大別すると、メサエッチングに
より素子分離するメサ型と拡散を部分的に行い素子を分
離するブラナー型があるが、一般には暗電流が少なく製
造が容易なブラナー型が採用される。
第３図は従来のブラナー型１ｎＧａＡｓＰＩＮ−ＰＤの
製造方法を示すものである。ｎ”−１ｎＰ基板３１上に
ｎ”−ＩｎＰバッファ層３２、ｒｎＧａＡｓ受光層３３
、さらに表面再結合を防止し短波長側の感度を向上させ
る目的でＩｎＰウィンドウ層３４を順次威長させる。（
第３図（ａ））次に前記ウェハの表面にＳｉ０２等の絶
縁膜３６を形威し、受光部の絶縁１１３６を部分的に除
去し窓３７をあけた後絶縁膜３６をマスクとして、亜鉛
（Ｚｎ）を拡散しＰ層３８を形成する。
製造方法を示すものである。ｎ”−１ｎＰ基板３１上に
ｎ”−ＩｎＰバッファ層３２、ｒｎＧａＡｓ受光層３３
、さらに表面再結合を防止し短波長側の感度を向上させ
る目的でＩｎＰウィンドウ層３４を順次威長させる。（
第３図（ａ））次に前記ウェハの表面にＳｉ０２等の絶
縁膜３６を形威し、受光部の絶縁１１３６を部分的に除
去し窓３７をあけた後絶縁膜３６をマスクとして、亜鉛
（Ｚｎ）を拡散しＰ層３８を形成する。
（第３図（ｂ））さらに絶縁膜３６を除去して、表面パ
ッシベーシｌンＩｌ！ ３ ９およびＰ側電極４０、ｎ
個電極４１を形威して、ブラナー型Ｉ ｎ．ＧａＡｓ
Ｐ ＩＮ−ＰＤを作成する。〈第３図（Ｃ）） 発明が解決しようとする課題 しかしながら上記従来の製造方法では、Ｚｎの拡散速度
がＩｎＰ層３４ではＩ ｎＧａＡｓＰＩＪ３３に比べて
約１．７倍速く、しかもＩｎＰ層３４と絶縁膜３６との
付着が不完全なため、Ｚｎ拡散はＩｎＰ層３４と絶縁膜
３６の界面に沿って横方向に大きく広がる。
ッシベーシｌンＩｌ！ ３ ９およびＰ側電極４０、ｎ
個電極４１を形威して、ブラナー型Ｉ ｎ．ＧａＡｓ
Ｐ ＩＮ−ＰＤを作成する。〈第３図（Ｃ）） 発明が解決しようとする課題 しかしながら上記従来の製造方法では、Ｚｎの拡散速度
がＩｎＰ層３４ではＩ ｎＧａＡｓＰＩＪ３３に比べて
約１．７倍速く、しかもＩｎＰ層３４と絶縁膜３６との
付着が不完全なため、Ｚｎ拡散はＩｎＰ層３４と絶縁膜
３６の界面に沿って横方向に大きく広がる。
ＰＩＮ−ＰＤの暗電流は主としてＰＮ接合が結晶の表面
に露出している部分の表面リーク電流であり、上記の従
来の製造方法て作戊されたＰＩＮ−ＰＤは、Ｚｎが横方
向に大きく広がっているため、表面が不安定で、表面に
露出するＰＮ接合の周囲が長くなり、暗電流か大きくな
る。さらにはＰＮ接合の面積が大きくなり、接合容量が
大となる。その結果、ＣＲ時定数が大となり応答速度が
遅くなるという欠点を有していた。
に露出している部分の表面リーク電流であり、上記の従
来の製造方法て作戊されたＰＩＮ−ＰＤは、Ｚｎが横方
向に大きく広がっているため、表面が不安定で、表面に
露出するＰＮ接合の周囲が長くなり、暗電流か大きくな
る。さらにはＰＮ接合の面積が大きくなり、接合容量が
大となる。その結果、ＣＲ時定数が大となり応答速度が
遅くなるという欠点を有していた。
本発明は上記従来の問題点を解決するもので、Ｚｎ拡散
を横方向に大きく広がるのを防止し、表面に露出するＰ
Ｎ接合の周囲の長さを短くし、暗電流を小さ《するとと
もに、接合容量を小さくし、応答速度を早くするプラナ
ー型受光素子の製造方法を提供することを目的とする。
を横方向に大きく広がるのを防止し、表面に露出するＰ
Ｎ接合の周囲の長さを短くし、暗電流を小さ《するとと
もに、接合容量を小さくし、応答速度を早くするプラナ
ー型受光素子の製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の受光素子の製造方法
は、受光層の上に受光層よりもバンドギャップの大きい
ウィンドウ層を成長し、さらに前記ウィンドウ層と格子
整合し、拡散に用いる不純物の拡散速度が前記ウィンド
ウ層より遅い第３の層を成長した半導体ウェハにおいて
、前記第３の層の上に絶縁膜を形成する工程と、前記絶
縁膜と前記第３の層を部分的に窓あけする工程と、前記
絶縁膜をマスクとして不純物を拡散する工程と、前記絶
縁膜および第３の層を除去する工程を少なくとも含む構
成を有している。
は、受光層の上に受光層よりもバンドギャップの大きい
ウィンドウ層を成長し、さらに前記ウィンドウ層と格子
整合し、拡散に用いる不純物の拡散速度が前記ウィンド
ウ層より遅い第３の層を成長した半導体ウェハにおいて
、前記第３の層の上に絶縁膜を形成する工程と、前記絶
縁膜と前記第３の層を部分的に窓あけする工程と、前記
絶縁膜をマスクとして不純物を拡散する工程と、前記絶
縁膜および第３の層を除去する工程を少なくとも含む構
成を有している。
作用
この構成によって前記第３の層中の不純物の拡散速度が
遅いために、不純物の拡散が横方向に大きくは広がらな
い。しかもその後工程で前記第３の層を除去するために
、結晶表面に露出するＰＮ接合の周囲を短く、かつ接合
面積を小さくして低暗電流で高速応答の半導体受光素子
を達成することができる。
遅いために、不純物の拡散が横方向に大きくは広がらな
い。しかもその後工程で前記第３の層を除去するために
、結晶表面に露出するＰＮ接合の周囲を短く、かつ接合
面積を小さくして低暗電流で高速応答の半導体受光素子
を達成することができる。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。第１図は本発明の第１の実施例における半導体受光
素子の製造方法を示すものである。ｎ型１ｎＰ基板１上
に有機金属気相成長方法（ＭＯＣＶＤ法）を用いて、Ｉ
ｎ． Ｐバッファ層２、ＩｎＧａＡｓ受光層３、Ｉｎ
Ｐウィンドウ層４、さらにＩｎＧａＡｓ層５を順次成長
した。これら或長層はすべてｎ型で、キャリア濃度はＩ
ｎＰが７Ｘ１０”ａｍ−’，ＩｎＧａＡｓが５ Ｘ １
０ ”ｃｍ−３の低キャリア濃度となっている。（第
１図（ａ）〉次にｌｎＧａＡｓ層５上にＳｉ０２膜６を
形成し、受光部のＳｉ○２膜６を部分的に除去し窓７を
あけた後、Ｓｉ０２膜６をマスクとして硫酸、過酸化水
素および水の混合液により選択化学エッチングし、窓７
の部分のＩｎＧａＡｓ層５を除去した。さらにＳｉＯｇ
ｌ６をマスクとして、５００℃の温度で３０分間Ｚｎを
ＩｎＧａＡｓ受光層３の上部に達するまで拡散しＰ十層
８を形成した。
る。第１図は本発明の第１の実施例における半導体受光
素子の製造方法を示すものである。ｎ型１ｎＰ基板１上
に有機金属気相成長方法（ＭＯＣＶＤ法）を用いて、Ｉ
ｎ． Ｐバッファ層２、ＩｎＧａＡｓ受光層３、Ｉｎ
Ｐウィンドウ層４、さらにＩｎＧａＡｓ層５を順次成長
した。これら或長層はすべてｎ型で、キャリア濃度はＩ
ｎＰが７Ｘ１０”ａｍ−’，ＩｎＧａＡｓが５ Ｘ １
０ ”ｃｍ−３の低キャリア濃度となっている。（第
１図（ａ）〉次にｌｎＧａＡｓ層５上にＳｉ０２膜６を
形成し、受光部のＳｉ○２膜６を部分的に除去し窓７を
あけた後、Ｓｉ０２膜６をマスクとして硫酸、過酸化水
素および水の混合液により選択化学エッチングし、窓７
の部分のＩｎＧａＡｓ層５を除去した。さらにＳｉＯｇ
ｌ６をマスクとして、５００℃の温度で３０分間Ｚｎを
ＩｎＧａＡｓ受光層３の上部に達するまで拡散しＰ十層
８を形成した。
（第１図（ｂ）〉
最後に、Ｓｉ０２膜６とＩ ｎＧａＡｓ層５を化学エッ
チングにより除去して、Ｓｉ３Ｎ４およびＳｉ０２の表
面パッシベーション膜９、ｐ側電極１０およびｎ側電極
１１を形成して、Ｉ ｎＧａＡｓブラナー型ＰＩＮ−Ｐ
Ｄを作成した。（第１図（Ｃ）〉以上のように作成され
たＰＩＮ−ＰＤは、表面にＺｎの拡散速度の遅いＩｎＧ
ａＡｓ層５が成長してあるために、Ｓｉ０２膜６との界
面に沿ってＺｎが横方向に大きくは広がらない。さらに
Ｉ ｎＧａＡｓ層５を除去するために、Ｚｎの横方向の
拡散は無視できる程度となる。しかしながらＩｎＰウィ
ンドウ層４に対してＩｎＧａＡｓ層５の格子不整が±０
．１５％より大きい場合は、界面に歪が発生し、界面に
歪が発生し、界面に沿ってＺ ｎが横方向に大きく拡散
するため、ＩｎＰ層４とＩ ｎ Ｇ ａ Ａ． ｓ層５
の格子不整は±０．１５％以下である必要がある。そし
前述したように、ＰＩＮ−ＰＤの暗電流は主としてＰＮ
接合が結晶表面に露出している部分で発生する表面生戒
・再結合のリーク電流であり、これはバンドギャップが
大きい程小さくなる。そのため、Ｉ ｎ． Ｇ ａＡＳ
層５を除去してバンドギャップの大きいＩｎＰウィンド
ウ層４を表面にした方が暗電流が小さくなる。実際にＩ
ｎＧａＡｓ層５を残して作成されたＰＩＮ−ＰＤは逆方
向電圧１０Ｖにおいて２００ｎＡと非常に大きな暗電流
を示した。
チングにより除去して、Ｓｉ３Ｎ４およびＳｉ０２の表
面パッシベーション膜９、ｐ側電極１０およびｎ側電極
１１を形成して、Ｉ ｎＧａＡｓブラナー型ＰＩＮ−Ｐ
Ｄを作成した。（第１図（Ｃ）〉以上のように作成され
たＰＩＮ−ＰＤは、表面にＺｎの拡散速度の遅いＩｎＧ
ａＡｓ層５が成長してあるために、Ｓｉ０２膜６との界
面に沿ってＺｎが横方向に大きくは広がらない。さらに
Ｉ ｎＧａＡｓ層５を除去するために、Ｚｎの横方向の
拡散は無視できる程度となる。しかしながらＩｎＰウィ
ンドウ層４に対してＩｎＧａＡｓ層５の格子不整が±０
．１５％より大きい場合は、界面に歪が発生し、界面に
歪が発生し、界面に沿ってＺ ｎが横方向に大きく拡散
するため、ＩｎＰ層４とＩ ｎ Ｇ ａ Ａ． ｓ層５
の格子不整は±０．１５％以下である必要がある。そし
前述したように、ＰＩＮ−ＰＤの暗電流は主としてＰＮ
接合が結晶表面に露出している部分で発生する表面生戒
・再結合のリーク電流であり、これはバンドギャップが
大きい程小さくなる。そのため、Ｉ ｎ． Ｇ ａＡＳ
層５を除去してバンドギャップの大きいＩｎＰウィンド
ウ層４を表面にした方が暗電流が小さくなる。実際にＩ
ｎＧａＡｓ層５を残して作成されたＰＩＮ−ＰＤは逆方
向電圧１０Ｖにおいて２００ｎＡと非常に大きな暗電流
を示した。
このようにして作成された受光径８０μｍのＰＩＮ−Ｐ
Ｄは逆方向電圧１０Ｖにおいて、暗電流は０．５ｎＡと
大幅に減少し、接合容量も１．０ｐＦと小さくなりＩＧ
Ｈｚの高速応答が可能となった。しかしながら第１の実
施例で作成されたＰＩＮ−ＰＤは拡散の深さが浅いため
拡散層８の周辺部のＰＮ接合の曲率が小さく、この部分
でエッジブレークダウンが発生し、逆方向のブレークダ
ウン電圧は２０Ｖと低い値となる。
Ｄは逆方向電圧１０Ｖにおいて、暗電流は０．５ｎＡと
大幅に減少し、接合容量も１．０ｐＦと小さくなりＩＧ
Ｈｚの高速応答が可能となった。しかしながら第１の実
施例で作成されたＰＩＮ−ＰＤは拡散の深さが浅いため
拡散層８の周辺部のＰＮ接合の曲率が小さく、この部分
でエッジブレークダウンが発生し、逆方向のブレークダ
ウン電圧は２０Ｖと低い値となる。
一般にＩｎＧａＡｓのＰＩＮ−ＰＤは逆方向電圧がＩＯ
Ｖ程度で使用されることが多く、本発明の第１の実施例
で示したＰｉＮ−ＰＤは実使用に関して問題はない。し
かし、さらに逆方向の印加電圧を高くして空乏層を広げ
て使用する場合や、ＡＰＤのようにアバランシェブレー
クダウンを利用して光電流を増幅する場合には、エッジ
ブレークダウンを防止して逆方向のブレークダウン電圧
を増加させる必要がある。
Ｖ程度で使用されることが多く、本発明の第１の実施例
で示したＰｉＮ−ＰＤは実使用に関して問題はない。し
かし、さらに逆方向の印加電圧を高くして空乏層を広げ
て使用する場合や、ＡＰＤのようにアバランシェブレー
クダウンを利用して光電流を増幅する場合には、エッジ
ブレークダウンを防止して逆方向のブレークダウン電圧
を増加させる必要がある。
以下本発明の第２の実施例について図面を参照しながら
説明する。第２図は第２の実施例のＩ ｎＧａＡｓブラ
ナー型ＰＩＮ−ＰＤの製造方法を示す図である。まず第
１の実施例で示したのと同じ半導体ウェハを或長じた。
説明する。第２図は第２の実施例のＩ ｎＧａＡｓブラ
ナー型ＰＩＮ−ＰＤの製造方法を示す図である。まず第
１の実施例で示したのと同じ半導体ウェハを或長じた。
（第２図（ａ）〉次にＩ ｎ Ｇ ａ Ａ ｓ層５上に
ＳｉＯＪｉ６を形威し、受光部の周辺部のＳｉ０２膜６
を部分的に除去した後、Ｓｉ０２膜をマスクとして硫酸
，過酸化水素および水の混合液により選択化学エッチン
グし、受光部の周囲のＩ ｎＧａＡｓ層５を部分的に除
去し、さらに受光部のＳ ｉ ０２Ｈ ６を選択的に除
去して、拡散の窓７を形成した。モしてＳｉ（ｈｌｌ！
１６をマスクとして５００℃の温度で５０分間Ｚｎを拡
散しＰ十層８を形威した。受光部の周辺部はＩ ｎ．
Ｇ ａ Ａ ｓ ＪｔＥＩ５が除去されているため拡散
が深く、受光部の中央部は拡散が浅くなっている。（第
２図（ｂ）） 最後に、ＳｉＣｈｌｌ！Ｉ６とｌ ｎ Ｇ ａ Ａ ｓ
層を化学エッチングにより除去した後、Ｓｉ３Ｎ４およ
びＳｉＯ２の表面パッシベーション膜９、ｐ ｆｌｌｌ
ｌ電極１０、およびｒｌ側電極１１を形成してＩｎＧａ
ＡＳプラナー型ＰＩＮ−ＰＤを作成した。（第２図（Ｃ
）） 以上のように作成されたＰＩＮ−ＰＤは受光部の周辺部
に拡散の深い部分１２が形成されているために、この部
分のＰＮ接合の的率が大きくなり、エッジブレークダウ
ンを防止するガードリングとなる。従来ガードリングは
２回の拡散工程により行われていたが、本発明の方法で
は１回の拡散により形戒できる。
ＳｉＯＪｉ６を形威し、受光部の周辺部のＳｉ０２膜６
を部分的に除去した後、Ｓｉ０２膜をマスクとして硫酸
，過酸化水素および水の混合液により選択化学エッチン
グし、受光部の周囲のＩ ｎＧａＡｓ層５を部分的に除
去し、さらに受光部のＳ ｉ ０２Ｈ ６を選択的に除
去して、拡散の窓７を形成した。モしてＳｉ（ｈｌｌ！
１６をマスクとして５００℃の温度で５０分間Ｚｎを拡
散しＰ十層８を形威した。受光部の周辺部はＩ ｎ．
Ｇ ａ Ａ ｓ ＪｔＥＩ５が除去されているため拡散
が深く、受光部の中央部は拡散が浅くなっている。（第
２図（ｂ）） 最後に、ＳｉＣｈｌｌ！Ｉ６とｌ ｎ Ｇ ａ Ａ ｓ
層を化学エッチングにより除去した後、Ｓｉ３Ｎ４およ
びＳｉＯ２の表面パッシベーション膜９、ｐ ｆｌｌｌ
ｌ電極１０、およびｒｌ側電極１１を形成してＩｎＧａ
ＡＳプラナー型ＰＩＮ−ＰＤを作成した。（第２図（Ｃ
）） 以上のように作成されたＰＩＮ−ＰＤは受光部の周辺部
に拡散の深い部分１２が形成されているために、この部
分のＰＮ接合の的率が大きくなり、エッジブレークダウ
ンを防止するガードリングとなる。従来ガードリングは
２回の拡散工程により行われていたが、本発明の方法で
は１回の拡散により形戒できる。
このようにして作成された受光径８０μｍのＰＩＮ−Ｐ
Ｄは暗電流、接合容量ともに第１の実施例で作成された
ＰＩＮ−ＰＤと同様の値を示し、逆方向のブレークダウ
ン電圧は４０Ｖと大幅に増加した。
Ｄは暗電流、接合容量ともに第１の実施例で作成された
ＰＩＮ−ＰＤと同様の値を示し、逆方向のブレークダウ
ン電圧は４０Ｖと大幅に増加した。
なお、第１と第２の実施例において受光層３はＩｎＧａ
Ａｓの単層としたが、Ｉ ｎＧａＡｓとＩｎＰの薄膜を
交互に多数積層した超格子受光層でもよい。また実施例
のＩ ｎＧａＡｓｉｌはＩ ｎＧａＡｓ Ｐ層としても
よい。さらにＩ ｎＧａＡｓ（Ｐ）／Ｉ ｎＰ系以外の
ＧａＡｉ！ Ａｓ／ＧａＡｓ系等の他の化合物半導体に
おいてもよいことは言うまでもない。
Ａｓの単層としたが、Ｉ ｎＧａＡｓとＩｎＰの薄膜を
交互に多数積層した超格子受光層でもよい。また実施例
のＩ ｎＧａＡｓｉｌはＩ ｎＧａＡｓ Ｐ層としても
よい。さらにＩ ｎＧａＡｓ（Ｐ）／Ｉ ｎＰ系以外の
ＧａＡｉ！ Ａｓ／ＧａＡｓ系等の他の化合物半導体に
おいてもよいことは言うまでもない。
発明の効果
以上のように本発明は受光層の上に受光層よりもバンド
ギャップの大きいウィンドウ層を成長し、さらに前記ウ
ィンドウ層と格子整合し、拡散に用いる不純物の拡散速
度が前記ウィンドウ層より遅い第３の層を成長じた半導
体ウェハにおいて、前記第３の層上に絶縁膜を形成する
工程と、前記絶縁膜と前記第３の層を部分的に窓あけす
る工程と、前記絶縁膜をマスクとして不純物を拡散する
工程と、前記絶縁膜および第３の層を除去する工程を少
なくとも含む製造方法により、低暗電流で高速応答が可
能な優れた半導体受光素子を実現することができるもの
である。
ギャップの大きいウィンドウ層を成長し、さらに前記ウ
ィンドウ層と格子整合し、拡散に用いる不純物の拡散速
度が前記ウィンドウ層より遅い第３の層を成長じた半導
体ウェハにおいて、前記第３の層上に絶縁膜を形成する
工程と、前記絶縁膜と前記第３の層を部分的に窓あけす
る工程と、前記絶縁膜をマスクとして不純物を拡散する
工程と、前記絶縁膜および第３の層を除去する工程を少
なくとも含む製造方法により、低暗電流で高速応答が可
能な優れた半導体受光素子を実現することができるもの
である。
【図面の簡単な説明】
第１図は本発明の第１の実施例におけるＩｎＧａＡｓブ
ラナー型ＰＩＮ−ＰＤの製造方法を示す工程断面図、第
２図は本発明の第２の実施例におけるＩｎＧａＡｓブラ
ナー型ＰＩＮ−ＰＤの製造方法を示す工程断面図、第３
図は従来のＩｎＧａＡｓブラナー型ＰＩＮ−ＰＤの製造
方法を示す工程断面図である。 １・・・・・・ｎ型１ｎＰ基板、２・・・・・・ＩｎＰ
バッファ層、３・・・・・・ＩｎＧａＡｓ受光層、４・
・・・・・ＩｎＰウィンドウ層、５・・・・・・Ｉ ｎ
． Ｇ ａ Ａ ｓ層、６・・・・・・絶縁層、７・・
・・・・窓、８・・・・・・Ｐ”−Ｚｎ拡散層、９・・
・・・・表面バッシベーション膜、１０・・・・・・ｐ
側電極、１１・・・・・・ｎ側電極、１２・・・・・・
ガードリング。
ラナー型ＰＩＮ−ＰＤの製造方法を示す工程断面図、第
２図は本発明の第２の実施例におけるＩｎＧａＡｓブラ
ナー型ＰＩＮ−ＰＤの製造方法を示す工程断面図、第３
図は従来のＩｎＧａＡｓブラナー型ＰＩＮ−ＰＤの製造
方法を示す工程断面図である。 １・・・・・・ｎ型１ｎＰ基板、２・・・・・・ＩｎＰ
バッファ層、３・・・・・・ＩｎＧａＡｓ受光層、４・
・・・・・ＩｎＰウィンドウ層、５・・・・・・Ｉ ｎ
． Ｇ ａ Ａ ｓ層、６・・・・・・絶縁層、７・・
・・・・窓、８・・・・・・Ｐ”−Ｚｎ拡散層、９・・
・・・・表面バッシベーション膜、１０・・・・・・ｐ
側電極、１１・・・・・・ｎ側電極、１２・・・・・・
ガードリング。
Claims (1)
- 所定波長領域の光を吸収する単層あるいは多層からな
る受光層の上に、前記受光層の平均の値より広いバンド
ギャップを有する第２の層を成長し、さらに前記第２の
層の上に、第２の層と格子不整が±０．１５％以内に格
子整合し、拡散に用いる不純物の拡散速度が第２の層よ
り遅い第３の層を少なくとも成長した半導体ウェハを用
い、前記第３の層の上に絶縁膜を形成する工程と、前記
絶縁膜を部分的に窓あけする工程と、前記窓の部分の前
記第３の層を一部あるいは全部除去する工程と、前記絶
縁膜をマスクとして不純物を拡散する工程と、前記絶縁
膜および第３の層を除去する工程を少なくとも含む半導
体受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151869A JPH0316275A (ja) | 1989-06-14 | 1989-06-14 | 半導体受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151869A JPH0316275A (ja) | 1989-06-14 | 1989-06-14 | 半導体受光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316275A true JPH0316275A (ja) | 1991-01-24 |
Family
ID=15527997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151869A Pending JPH0316275A (ja) | 1989-06-14 | 1989-06-14 | 半導体受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316275A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045816A (ja) * | 2001-07-26 | 2003-02-14 | Nec Corp | 半導体装置の製造方法 |
| JP2008251729A (ja) * | 2007-03-29 | 2008-10-16 | Eudyna Devices Inc | 受光素子の製造方法 |
| JP2010056147A (ja) * | 2008-08-26 | 2010-03-11 | Hamamatsu Photonics Kk | 半導体受光素子 |
| WO2013054862A1 (ja) | 2011-10-12 | 2013-04-18 | 塩野義製薬株式会社 | インテグラーゼ阻害活性を有する多環性ピリドン誘導体 |
-
1989
- 1989-06-14 JP JP1151869A patent/JPH0316275A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045816A (ja) * | 2001-07-26 | 2003-02-14 | Nec Corp | 半導体装置の製造方法 |
| JP2008251729A (ja) * | 2007-03-29 | 2008-10-16 | Eudyna Devices Inc | 受光素子の製造方法 |
| JP2010056147A (ja) * | 2008-08-26 | 2010-03-11 | Hamamatsu Photonics Kk | 半導体受光素子 |
| WO2013054862A1 (ja) | 2011-10-12 | 2013-04-18 | 塩野義製薬株式会社 | インテグラーゼ阻害活性を有する多環性ピリドン誘導体 |
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