JPS61224365A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61224365A JPS61224365A JP60063431A JP6343185A JPS61224365A JP S61224365 A JPS61224365 A JP S61224365A JP 60063431 A JP60063431 A JP 60063431A JP 6343185 A JP6343185 A JP 6343185A JP S61224365 A JPS61224365 A JP S61224365A
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- JP
- Japan
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- semiconductor
- layer
- base
- thin film
- multilayer film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は新規な構造を有する超高速半導体素子に係わる
ものである。
ものである。
新しい超高速素子として、第１図に示す如く。
半導体結晶中に櫛状の金属屑を埋め込んだパーミアブル
・ベース・トランジスタが提案され試作されている（シ
ー・オー・ボズラー、ジー・デー・アレイ（Ｃ，Ｏ，Ｂ
ｏｚｌｅｒ ａｎｄ Ｇ、Ｄ、Ａ１１ｅｙ） ；アイ・
イー・イー・イー トランズアクションエレクトロンデ
バイス（Ｉ Ｅ’ Ｅ Ｅ Ｔｒａｎｓ、 Ｅ １ｅｃ
ｔｒｏｎＤｅｖｉｃ’ｅｓ）、 ＥＤ−２７１１２８（
１９８０）） −図において５はベース領域、１はコレ
クタ、２はメタルベース、３はエミッタ、６は裏面金属
電極である。この種のものは電子の走行距離が非常に短
いために高速化に有利な素子であるが、埋め込み金属２
の線幅のバラツキがトランジスタの動作電圧に大きな影
響を与えるため、いわゆる閾値制御がむずかしいという
欠点がある。そこでクレーマー（Ｋ ｒｏｅｍｅｒ）に
よって、この金属層を制御電極としてではなく、バイポ
ーラトランジスタのベース層用埋め込み配線として利用
することが、提案されている（エイチクレーマー（Ｈ、
Ｋ ｒｏａｍａｒ） ；ジャーナルオブバキュウムサイ
エンスアンドテクノロジー（Ｊ、Ｖａｃ、Ｓｃｉ、Ｔｅ
ｃｈｎｏｌ、） Ｂ Ｉ ｖ１２６（１９８３））。バ
イポーラトランジスタの場合にはｐ−ｎ接合のビルトイ
ン・ポテンシャルで閾値電圧は決るので、配線の線幅の
バラツキ体はとんど影響を及ぼさない。金属膜の抵抗は
半導体に比して低いので、ベース帽を狭くしてもベース
抵抗を低く保てるため、高速化が可能である。
・ベース・トランジスタが提案され試作されている（シ
ー・オー・ボズラー、ジー・デー・アレイ（Ｃ，Ｏ，Ｂ
ｏｚｌｅｒ ａｎｄ Ｇ、Ｄ、Ａ１１ｅｙ） ；アイ・
イー・イー・イー トランズアクションエレクトロンデ
バイス（Ｉ Ｅ’ Ｅ Ｅ Ｔｒａｎｓ、 Ｅ １ｅｃ
ｔｒｏｎＤｅｖｉｃ’ｅｓ）、 ＥＤ−２７１１２８（
１９８０）） −図において５はベース領域、１はコレ
クタ、２はメタルベース、３はエミッタ、６は裏面金属
電極である。この種のものは電子の走行距離が非常に短
いために高速化に有利な素子であるが、埋め込み金属２
の線幅のバラツキがトランジスタの動作電圧に大きな影
響を与えるため、いわゆる閾値制御がむずかしいという
欠点がある。そこでクレーマー（Ｋ ｒｏｅｍｅｒ）に
よって、この金属層を制御電極としてではなく、バイポ
ーラトランジスタのベース層用埋め込み配線として利用
することが、提案されている（エイチクレーマー（Ｈ、
Ｋ ｒｏａｍａｒ） ；ジャーナルオブバキュウムサイ
エンスアンドテクノロジー（Ｊ、Ｖａｃ、Ｓｃｉ、Ｔｅ
ｃｈｎｏｌ、） Ｂ Ｉ ｖ１２６（１９８３））。バ
イポーラトランジスタの場合にはｐ−ｎ接合のビルトイ
ン・ポテンシャルで閾値電圧は決るので、配線の線幅の
バラツキ体はとんど影響を及ぼさない。金属膜の抵抗は
半導体に比して低いので、ベース帽を狭くしてもベース
抵抗を低く保てるため、高速化が可能である。
しかしながら、このような素子を実現する手段はＧａＡ
ｓを用いたパーミアブルベーストランジスタの例が知ら
れている程度であり、クレーマー（Ｋ ｒｏｓｉｅｒ）
の提案を実現できる方法は開発されていない。これを実
現する方法として、シリコンとシリサイドの組合せが提
案された。しかし、この方法では半導体と金属とのへテ
ロエピタキシーを用いるために１作製条件の精密な制御
が必要である。この方法では温度等に制約があるため、
作製を容易にするためには金属のかわりに伝導度の高い
半導体を使うことが望ましい。しかし通常の半導体では
所望の伝導度はえら九ない状況にあった。
ｓを用いたパーミアブルベーストランジスタの例が知ら
れている程度であり、クレーマー（Ｋ ｒｏｓｉｅｒ）
の提案を実現できる方法は開発されていない。これを実
現する方法として、シリコンとシリサイドの組合せが提
案された。しかし、この方法では半導体と金属とのへテ
ロエピタキシーを用いるために１作製条件の精密な制御
が必要である。この方法では温度等に制約があるため、
作製を容易にするためには金属のかわりに伝導度の高い
半導体を使うことが望ましい。しかし通常の半導体では
所望の伝導度はえら九ない状況にあった。
本発明は、不純物を超格子様にドープするいわゆる不純
物超格子のうち、ｎ形ないしはＰ形層の濃度が他方の濃
度よりも１桁以上大きい場合にはバルク結晶よりも大き
い伝導度を有することが判明したのでこの不純物含有層
の多層膜をベース電極用材料とすることにより新規な超
高速素子を実現できる。
物超格子のうち、ｎ形ないしはＰ形層の濃度が他方の濃
度よりも１桁以上大きい場合にはバルク結晶よりも大き
い伝導度を有することが判明したのでこの不純物含有層
の多層膜をベース電極用材料とすることにより新規な超
高速素子を実現できる。
本発明の目的は、ベース部に接して、所定の不純物含有
層を多層に有する半導体積層体を高伝導度層として埋め
込み型で形成し、ベース抵抗を大幅に低減させ、もって
高速特性に優れたトランジスタを提供することにある。
層を多層に有する半導体積層体を高伝導度層として埋め
込み型で形成し、ベース抵抗を大幅に低減させ、もって
高速特性に優れたトランジスタを提供することにある。
本発明の基本的発想は次の通りである。第２図に示す如
く高濃度のＰ型半導体層（１１）と低濃度ｎ型半導体層
（１２）を交互に含むように作製した半導体多層膜では
、正孔が二次元ガス的に狭い層に閉じ込めら九るためシ
；、高キャリア濃度であるにもかかわらず高い移動度、
を、実現できることを見い出した。従ってこの半導体多
層膜の伝導度はバルクよりも高くすることが可能である
。特に。
く高濃度のＰ型半導体層（１１）と低濃度ｎ型半導体層
（１２）を交互に含むように作製した半導体多層膜では
、正孔が二次元ガス的に狭い層に閉じ込めら九るためシ
；、高キャリア濃度であるにもかかわらず高い移動度、
を、実現できることを見い出した。従ってこの半導体多
層膜の伝導度はバルクよりも高くすることが可能である
。特に。
各層の膜厚を１０λ〜１０００λ、より好ましくは５０
Å〜５００人に設定すると最も伝導度を高くすることが
できる。高濃度と低濃度の不純物濃度の差は１桁以上必
要である。高濃度層は１０ ” ｃｍ−”以上含有する
層のことを称することとする。その上限は特に制限はな
いが５通常１０”ｃｍ−３程度が限界であろう、この多
層膜は単一の半導体材料でも実現できるため、ヘテロ接
合作製に伴う格子不整合や相互拡散等による結晶成長の
困難さを回避することができる特徴を有する。
Å〜５００人に設定すると最も伝導度を高くすることが
できる。高濃度と低濃度の不純物濃度の差は１桁以上必
要である。高濃度層は１０ ” ｃｍ−”以上含有する
層のことを称することとする。その上限は特に制限はな
いが５通常１０”ｃｍ−３程度が限界であろう、この多
層膜は単一の半導体材料でも実現できるため、ヘテロ接
合作製に伴う格子不整合や相互拡散等による結晶成長の
困難さを回避することができる特徴を有する。
従って、この半導体膜に加工を施しても比較的容易にそ
の上へさらにエピタキシャル成長を実施できるため、埋
め込み構成が作製可能である。本発明は、かかる特徴を
バイポーラトランジスタに応用し、高速性能を向上させ
るものである。すなわち１通常の構成のｎｐｎトランジ
スタにおいて、ベース領域である２層の上に選択的成長
あるいは均一成長後の部分エツチングにより、櫛状ある
いは格子状に上述の半導体多層膜を形成してベース抵抗
を低減せしめることができるのである。
の上へさらにエピタキシャル成長を実施できるため、埋
め込み構成が作製可能である。本発明は、かかる特徴を
バイポーラトランジスタに応用し、高速性能を向上させ
るものである。すなわち１通常の構成のｎｐｎトランジ
スタにおいて、ベース領域である２層の上に選択的成長
あるいは均一成長後の部分エツチングにより、櫛状ある
いは格子状に上述の半導体多層膜を形成してベース抵抗
を低減せしめることができるのである。
なお、第３図は前述の半導体多層積層体の積層方向断面
でのエネルギー・バンド構造を示している０図で７は伝
導帯の下端、８は価電子帯の上端を示している。１５は
正孔を示している。
でのエネルギー・バンド構造を示している０図で７は伝
導帯の下端、８は価電子帯の上端を示している。１５は
正孔を示している。
以下、本発明の実施例を第４図を参酌して説明する。
〔実施例１〕
まず、化学洗浄を行った、５ｉ１００基板２１を分子線
エピタキシー装置へ導入し、超高真空下で、熱処理によ
り、Ｓｔ清浄表面を作成する（第４図（ａ））。なお、
分子線エピタキシー装置とは。
エピタキシー装置へ導入し、超高真空下で、熱処理によ
り、Ｓｔ清浄表面を作成する（第４図（ａ））。なお、
分子線エピタキシー装置とは。
到達真空度が１Ｏ−９Ｔｏｒｒ以下であり、蒸発源とし
ておのおのの独立の複数個の分子線ないし原子線の発生
源を有する蒸着装置の一種である。本実施例で用いた分
子線エピタキシー装置は、到達真空度が、５ Ｘ １０
− ”Ｔｏｒｒで、蒸発源として、Ｓｌ ＋ Ｇ ａお
よびＳｂ用にそれぞれ別個の分子線源を有するものであ
る。
ておのおのの独立の複数個の分子線ないし原子線の発生
源を有する蒸着装置の一種である。本実施例で用いた分
子線エピタキシー装置は、到達真空度が、５ Ｘ １０
− ”Ｔｏｒｒで、蒸発源として、Ｓｌ ＋ Ｇ ａお
よびＳｂ用にそれぞれ別個の分子線源を有するものであ
る。
次に表面を清浄化したＳｉ基板の温度を約７００℃に設
定し、温度が一定になった時点からＳｉ層２２の成長を
開始する。この際、導電型がｎ型になるように、Ｓｂを
同時に分子線源より供給するが、これは、ＰやＡｓであ
ってもかまわない。あるいはイオン化した不純物であっ
てもよい。
定し、温度が一定になった時点からＳｉ層２２の成長を
開始する。この際、導電型がｎ型になるように、Ｓｂを
同時に分子線源より供給するが、これは、ＰやＡｓであ
ってもかまわない。あるいはイオン化した不純物であっ
てもよい。
このｎ型の濃度は１０”３″″３程度である。膜厚が１
μｍに達したところでｓｂ分子線源の温度を低下し、濃
度１０”Ｃ１１″″Ｓ９幅０．３ｐｍのｎ型層を成長し
た後ｓｂのシャッターを閉じ、Ｇａ分子線源のシャッタ
ーを開き、ベース領域となるｐ型層２３を成長する。こ
の際、Ｇａのかわりに８分子線あるいはイオン線を用い
てもよい。このｐ型層の濃度は１０１ｇ１ｌ：１Ｉ−３
程度であり、０．２ｐｍ厚成長させた後、Ｇａ分子線源
のシャッターを閉じる。
μｍに達したところでｓｂ分子線源の温度を低下し、濃
度１０”Ｃ１１″″Ｓ９幅０．３ｐｍのｎ型層を成長し
た後ｓｂのシャッターを閉じ、Ｇａ分子線源のシャッタ
ーを開き、ベース領域となるｐ型層２３を成長する。こ
の際、Ｇａのかわりに８分子線あるいはイオン線を用い
てもよい。このｐ型層の濃度は１０１ｇ１ｌ：１Ｉ−３
程度であり、０．２ｐｍ厚成長させた後、Ｇａ分子線源
のシャッターを閉じる。
次に試料をＭＢＥ装置より取出した後、熱酸化法にて５
ｉ０２膜（２４）を約２３００λ厚形成する（第４図（
ｂ））。このＳｉｎ、膜に通常のホトリソグラフィ法に
て櫛状に加工する。５ｉ０２膜を除去する領域を０．４
μｍ以下にする場合には電子線描画法を用いる（第４図
（Ｃ））。５ｉｎ２膜を櫛状に加工し、更に試料を十分
洗滌した後、再びせＭＢＥ装置内に導入し、８００℃に
加熱清浄化した後、ＳｉのＭＢＥ成長を開始する。この
際、基板温度を７００℃でＧａをｌＸｌ０１８ｃｍ″″
３含むｐ型層を３００λ成長させ、更にその上にｓｂを
Ｉ Ｘ １０ ”ａｍ−”含むｎ型層を３００人成長さ
せる。この操作を５回繰返し半導体積層体を形成する（
第４図（ｄ））、こうして形成した半導体積層体の各層
は１分子線エピタキシャル法に依っており、各層不純物
プロファイルは成長温度で決まる熱拡散程度以上の統計
的分布は有さない、再び、こうして準備した基体をＭＢ
Ｅ装置からとり出し、５ｉｎ２膜およびその上に堆積し
たポリシリコン層（３２）とをエッチオフし、不純物多
層膜を有するＳｔエピ層３１を櫛状に残した構造にする
（第４図（ｅ））。試料を洗滌した後、再度基体をＭＢ
Ｅ装置内に導入し９、加熱清浄化した後、再び基板温度
約６５０℃でｐ型半導体層２５を１００λ程度成長させ
る。このＰ型半導体層は必ずしも必要ではないが、この
上に成長させるｎ型半導体層２６と多層半導体層３１と
の間に十分障壁が形成できるようにするためのものであ
る。
ｉ０２膜（２４）を約２３００λ厚形成する（第４図（
ｂ））。このＳｉｎ、膜に通常のホトリソグラフィ法に
て櫛状に加工する。５ｉ０２膜を除去する領域を０．４
μｍ以下にする場合には電子線描画法を用いる（第４図
（Ｃ））。５ｉｎ２膜を櫛状に加工し、更に試料を十分
洗滌した後、再びせＭＢＥ装置内に導入し、８００℃に
加熱清浄化した後、ＳｉのＭＢＥ成長を開始する。この
際、基板温度を７００℃でＧａをｌＸｌ０１８ｃｍ″″
３含むｐ型層を３００λ成長させ、更にその上にｓｂを
Ｉ Ｘ １０ ”ａｍ−”含むｎ型層を３００人成長さ
せる。この操作を５回繰返し半導体積層体を形成する（
第４図（ｄ））、こうして形成した半導体積層体の各層
は１分子線エピタキシャル法に依っており、各層不純物
プロファイルは成長温度で決まる熱拡散程度以上の統計
的分布は有さない、再び、こうして準備した基体をＭＢ
Ｅ装置からとり出し、５ｉｎ２膜およびその上に堆積し
たポリシリコン層（３２）とをエッチオフし、不純物多
層膜を有するＳｔエピ層３１を櫛状に残した構造にする
（第４図（ｅ））。試料を洗滌した後、再度基体をＭＢ
Ｅ装置内に導入し９、加熱清浄化した後、再び基板温度
約６５０℃でｐ型半導体層２５を１００λ程度成長させ
る。このＰ型半導体層は必ずしも必要ではないが、この
上に成長させるｎ型半導体層２６と多層半導体層３１と
の間に十分障壁が形成できるようにするためのものであ
る。
次にドーパントをＧａからｓｂに切りかえ、エミツタ層
となるべきｎ型半導体層２６を形成する（第４図（ｆ）
）。この時の不純物濃度は５×１０ ” ｃｓ−９，膜
厚は０．２μｍである。こうして準備した半導体基体を
、ＭＢＥ装置より取出した後、通常のバイポーラトラン
ジスタと同様のプロセスにより、素子分離、電極形成を
行い、素子作製が完了する。第４図（ｇ）はこれまでの
第４図（ａ）〜（’ｆ）に示された断面とは直角方向の
断面を示している。３０は絶縁層、２７はエミッタ。
となるべきｎ型半導体層２６を形成する（第４図（ｆ）
）。この時の不純物濃度は５×１０ ” ｃｓ−９，膜
厚は０．２μｍである。こうして準備した半導体基体を
、ＭＢＥ装置より取出した後、通常のバイポーラトラン
ジスタと同様のプロセスにより、素子分離、電極形成を
行い、素子作製が完了する。第４図（ｇ）はこれまでの
第４図（ａ）〜（’ｆ）に示された断面とは直角方向の
断面を示している。３０は絶縁層、２７はエミッタ。
２８はベース電極、２９はコレクタ電極を示している。
この時ベース電極２８は当該半導体積層体３１に接して
設けられる。
設けられる。
このようにして作製されたバイポーラトランジスタは前
述の不純物多層膜を除いて他はすべて同じ構造を有する
従来型のバイポーラトランジスタに較べて、ベース抵抗
はほぼ１／３となり、しゃ新局波数は１．５倍となり高
速性能の向上がみられた。
述の不純物多層膜を除いて他はすべて同じ構造を有する
従来型のバイポーラトランジスタに較べて、ベース抵抗
はほぼ１／３となり、しゃ新局波数は１．５倍となり高
速性能の向上がみられた。
なお、電極の形状は櫛形であることは本質ではなく、開
口部を有すればどのような形状でもよく、種々変形が可
能である。
口部を有すればどのような形状でもよく、種々変形が可
能である。
本発明により、シリコンバイポーラトランジスタにおい
て、ベース層厚を薄くした場合に生ずるベース抵抗の増
大を防げ、その結果、トランジスタ特性の特に高速性に
２倍以上の改善がみられる。
て、ベース層厚を薄くした場合に生ずるベース抵抗の増
大を防げ、その結果、トランジスタ特性の特に高速性に
２倍以上の改善がみられる。
第１図はパーミアブルベーストランジスタの断面図、第
２図は不純物多層膜の構造を示す断面図。 第３図はそのバンド構造を示す図、第４図は本発明の半
導体装置の作製工程と完成後の装置を示す断面図である
。 ｌ：コレクタ領域、２：メタルグリッド電極。 ３：エミッタ電極、１１：ｐ形層、１２：ｎ形層。 １５：正孔、２１：シリコン基板、２２：コレクタ領域
（ｎ形層）、２３：ベース層（Ｐ形）。 ２４：ＳｉＯ２膜、２５：ｐ形層、２６二二ミツタ領域
（ｎ形層）、２７：エミッタ電極。 ２８二ベース電極、２９：コレクタ電極。 ３１：不純物多層膜、３２：ポリシリコン不純物多層膜
２図は不純物多層膜の構造を示す断面図。 第３図はそのバンド構造を示す図、第４図は本発明の半
導体装置の作製工程と完成後の装置を示す断面図である
。 ｌ：コレクタ領域、２：メタルグリッド電極。 ３：エミッタ電極、１１：ｐ形層、１２：ｎ形層。 １５：正孔、２１：シリコン基板、２２：コレクタ領域
（ｎ形層）、２３：ベース層（Ｐ形）。 ２４：ＳｉＯ２膜、２５：ｐ形層、２６二二ミツタ領域
（ｎ形層）、２７：エミッタ電極。 ２８二ベース電極、２９：コレクタ電極。 ３１：不純物多層膜、３２：ポリシリコン不純物多層膜
Claims (1)
- 【特許請求の範囲】 １、エミッタ領域、ベース領域およびコレクタ領域が順
次積層して設けられ、該ベース領域に接して互いに反対
導電型を有する半導体薄膜を積層した半導体多層膜を配
し、該半導体多層膜に接してベース電極を形成した半導
体装置であって、且前記反対導電型を有する両半導体薄
膜の不純物濃度は１桁以上の濃度差を有し、当該半導体
薄膜の膜厚は１０Å〜１０００Åなることを特徴とする
半導体装置。 ２、前記互いに反対導電型を有する半導体薄膜における
高濃度に不純物を含有する薄膜がｎ導電型なることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、前記互いに反対導電型を有する半導体薄膜における
高濃度に不純物を含有する薄膜がｐ導電型なることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ４、前記半導体多層膜は櫛状ないしは格子状に加工され
前記ベース領域に接して設けられていることを特徴とす
る特許請求の範囲第１項〜第３項のいずれかに記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063431A JPS61224365A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
| US06/839,349 US4785340A (en) | 1985-03-29 | 1986-03-13 | Semiconductor device having doping multilayer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063431A JPS61224365A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224365A true JPS61224365A (ja) | 1986-10-06 |
| JPH0325029B2 JPH0325029B2 (ja) | 1991-04-04 |
Family
ID=13229077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063431A Granted JPS61224365A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027179A (en) * | 1985-12-03 | 1991-06-25 | Fujitsu Limited | Resonant-tunneling heterojunction bipolar transistor device |
-
1985
- 1985-03-29 JP JP60063431A patent/JPS61224365A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027179A (en) * | 1985-12-03 | 1991-06-25 | Fujitsu Limited | Resonant-tunneling heterojunction bipolar transistor device |
| US5389804A (en) * | 1985-12-03 | 1995-02-14 | Fujitsu Limited | Resonant-tunneling heterojunction bipolar transistor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325029B2 (ja) | 1991-04-04 |
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