JPH0149056B2 - - Google Patents
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- JPH0149056B2 JPH0149056B2 JP58010870A JP1087083A JPH0149056B2 JP H0149056 B2 JPH0149056 B2 JP H0149056B2 JP 58010870 A JP58010870 A JP 58010870A JP 1087083 A JP1087083 A JP 1087083A JP H0149056 B2 JPH0149056 B2 JP H0149056B2
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- capacitor
- output
- switch
- inverting amplifier
- voltage
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は縦続方式のＡ／Ｄ変換器の改良に関す
るものである。
るものである。
第１図は従来の縦続型Ａ／Ｄ変換器に用いられ
る１ビツトのＡ／Ｄ変換器である。入力信号VIN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、その保持された電圧VH（VIN）と
基準電圧VR／２は比較回路３で比較される。VH
＜VR／２のとき比較回路３の出力VODはローレベ
ル（Ｌ）となりスイツチＳ１を閉、Ｓ２を開とし
演算増幅器４からVOA＝2VH＝2VINを出力する。
VH＞VR／２のとき比較回路３の出力VODはハイレ
ベル（Ｈ）となり、スイツチＳ１を開、Ｓ２を閉
とし演算増幅器４からVOA＝2VH−VR＝2VIN−VR
を出力する。第２図は演算増幅器４からの剰余出
力VOAと入力信号VINとの関係を図示したもので
ある。すなわち入力信号VINを基準電圧VR／２と
比較して１ビツトの変換を行つた後比較電圧との
“剰余”を出力している。第１図に示す１ビツト
Ａ／Ｄ変換器を複数段縦続接続して前段の剰余出
力を後段の入力とすれば、各段からの１ビツト出
力（比較出力）の組合わせは複数ビツトのＡ／Ｄ
変換出力を構成する。
る１ビツトのＡ／Ｄ変換器である。入力信号VIN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、その保持された電圧VH（VIN）と
基準電圧VR／２は比較回路３で比較される。VH
＜VR／２のとき比較回路３の出力VODはローレベ
ル（Ｌ）となりスイツチＳ１を閉、Ｓ２を開とし
演算増幅器４からVOA＝2VH＝2VINを出力する。
VH＞VR／２のとき比較回路３の出力VODはハイレ
ベル（Ｈ）となり、スイツチＳ１を開、Ｓ２を閉
とし演算増幅器４からVOA＝2VH−VR＝2VIN−VR
を出力する。第２図は演算増幅器４からの剰余出
力VOAと入力信号VINとの関係を図示したもので
ある。すなわち入力信号VINを基準電圧VR／２と
比較して１ビツトの変換を行つた後比較電圧との
“剰余”を出力している。第１図に示す１ビツト
Ａ／Ｄ変換器を複数段縦続接続して前段の剰余出
力を後段の入力とすれば、各段からの１ビツト出
力（比較出力）の組合わせは複数ビツトのＡ／Ｄ
変換出力を構成する。
ところが第１図に示すような１ビツトＡ／Ｄ変
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しいため、Ａ／Ｄ変換
方式の原理としては比較的簡単であるにも拘ら
ず、縦続型Ａ／Ｄ変換器はこれまであまり実用化
されていなかつた。
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しいため、Ａ／Ｄ変換
方式の原理としては比較的簡単であるにも拘ら
ず、縦続型Ａ／Ｄ変換器はこれまであまり実用化
されていなかつた。
本発明は上記の問題点を解決するためになされ
たものであつて、簡単な構成で性能が良くIC化
の容易な縦続型Ａ／Ｄ変換器を実現することを目
的とする。
たものであつて、簡単な構成で性能が良くIC化
の容易な縦続型Ａ／Ｄ変換器を実現することを目
的とする。
〔概 要〕
上記の目的を達成するために本発明の第１の要
旨とするところは、入力電圧を基準電圧と比較し
て比較出力および剰余出力を発生するＡ／Ｄ変換
器において、入力電圧がその一端に印加される第
１のスイツチと、この第１のスイツチの他端がそ
の一端に接続する第１のキヤパシタと、この第１
のキヤパシタの他端とコモンの間に接続する第２
のスイツチと、前記第１のキヤパシタの一端と基
準電圧の間に接続する第３のスイツチと、前記第
１のキヤパシタの一端に関連してその一端が接続
する第２のキヤパシタと、この第２のキヤパシタ
の他端にその入力端子が接続する反転増幅器と、
この反転増幅器の入力端子と出力端子の間に接続
する第４のスイツチと、前記反転増幅器の出力端
子と前記第２のキヤパシタの一端の間に接続する
第５のスイツチと、前記反転増幅器の出力端子と
前記第１のキヤパシタの他端の間に接続する第６
のスイツチとを備え、クロツク信号により３つの
区間を順番に発生し、第１の区間で第１、第４の
スイツチをオンとして入力電圧に対応する電圧を
第２のキヤパシタに充電し、第２の区間で第２、
第３のスイツチをオンとして基準電圧を第１のキ
ヤパシタに充電して反転増幅器から比較出力を発
生し、第３の区間で前記比較出力に対応して第５
または第６のスイツチをオンとして反転増幅器か
ら剰余出力を発生するように構成したことを特徴
とする１ビツトのＡ／Ｄ変換器に存する。
旨とするところは、入力電圧を基準電圧と比較し
て比較出力および剰余出力を発生するＡ／Ｄ変換
器において、入力電圧がその一端に印加される第
１のスイツチと、この第１のスイツチの他端がそ
の一端に接続する第１のキヤパシタと、この第１
のキヤパシタの他端とコモンの間に接続する第２
のスイツチと、前記第１のキヤパシタの一端と基
準電圧の間に接続する第３のスイツチと、前記第
１のキヤパシタの一端に関連してその一端が接続
する第２のキヤパシタと、この第２のキヤパシタ
の他端にその入力端子が接続する反転増幅器と、
この反転増幅器の入力端子と出力端子の間に接続
する第４のスイツチと、前記反転増幅器の出力端
子と前記第２のキヤパシタの一端の間に接続する
第５のスイツチと、前記反転増幅器の出力端子と
前記第１のキヤパシタの他端の間に接続する第６
のスイツチとを備え、クロツク信号により３つの
区間を順番に発生し、第１の区間で第１、第４の
スイツチをオンとして入力電圧に対応する電圧を
第２のキヤパシタに充電し、第２の区間で第２、
第３のスイツチをオンとして基準電圧を第１のキ
ヤパシタに充電して反転増幅器から比較出力を発
生し、第３の区間で前記比較出力に対応して第５
または第６のスイツチをオンとして反転増幅器か
ら剰余出力を発生するように構成したことを特徴
とする１ビツトのＡ／Ｄ変換器に存する。
本発明の第２の要旨とするところは、入力電圧
を基準電圧と比較して比較出力および剰余出力を
発生するＡ／Ｄ変換器において、入力電圧がその
一端に印加される第１のスイツチと、この第１の
スイツチの他端がその一端に接続する第１のキヤ
パシタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１のキ
ヤパシタの一端と基準電圧の間に接続する第３の
スイツチと、前記第１のキヤパシタの一端に関連
してその一端が接続する第２のキヤパシタと、こ
の第２のキヤパシタの他端にその入力端子が接続
する反転増幅器と、この反転増幅器の入力端子と
出力端子の間に接続する第４のスイツチと、前記
反転増幅器の出力端子と前記第２のキヤパシタの
一端の間に接続する第５のスイツチと、前記反転
増幅器の出力端子と前記第１のキヤパシタの他端
の間に接続する第６のスイツチとを備え、クロツ
ク信号により３つの区間を順番に発生し、第１の
区間で第１、第４のスイツチをオンとして入力電
圧に対応する電圧を第２のキヤパシタに充電し、
第２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増幅
器から比較出力を発生し、第３の区間で前記比較
出力に対応して第５または第６のスイツチをオン
として反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路を複数段縦続
接続して各段の剰余出力を次段の入力電圧とし、
各段から発生する比較出力に基づいて複数ビツト
のデイジタル出力を発生するように構成したこと
を特徴とするＡ／Ｄ変換器に存する。
を基準電圧と比較して比較出力および剰余出力を
発生するＡ／Ｄ変換器において、入力電圧がその
一端に印加される第１のスイツチと、この第１の
スイツチの他端がその一端に接続する第１のキヤ
パシタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１のキ
ヤパシタの一端と基準電圧の間に接続する第３の
スイツチと、前記第１のキヤパシタの一端に関連
してその一端が接続する第２のキヤパシタと、こ
の第２のキヤパシタの他端にその入力端子が接続
する反転増幅器と、この反転増幅器の入力端子と
出力端子の間に接続する第４のスイツチと、前記
反転増幅器の出力端子と前記第２のキヤパシタの
一端の間に接続する第５のスイツチと、前記反転
増幅器の出力端子と前記第１のキヤパシタの他端
の間に接続する第６のスイツチとを備え、クロツ
ク信号により３つの区間を順番に発生し、第１の
区間で第１、第４のスイツチをオンとして入力電
圧に対応する電圧を第２のキヤパシタに充電し、
第２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増幅
器から比較出力を発生し、第３の区間で前記比較
出力に対応して第５または第６のスイツチをオン
として反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路を複数段縦続
接続して各段の剰余出力を次段の入力電圧とし、
各段から発生する比較出力に基づいて複数ビツト
のデイジタル出力を発生するように構成したこと
を特徴とするＡ／Ｄ変換器に存する。
以下図面を用いて本発明を説明する。第３図は
本発明の一実施例を示す電気回路図で、１ビツト
のＡ／Ｄ変換器である。１１はアナログ入力信号
VINが加えられる入力端子、Ｓ１１はその一端が
この入力端子１１に接続する第１のスイツチ、Ｃ
１はこのスイツチＳ１１の他端にその一端が接続
する第１のキヤパシタ、Ｓ１２はこのキヤパシタ
Ｃ１の他端にその一端が接続し、他端がコモンに
接続する第２のスイツチ、Ｓ１３は前記スイツチ
Ｓ１１の他端にその一端が接続し他端が基準電圧
VR／２の加わる端子１２に接続する第３のスイ
ツチ、Ｃ２は前記スイツチＳ１１の他端にその一
端が接続する第２のキヤパシタ、１３はこのキヤ
パシタＣ２の他端がその入力端子に接続する反転
増幅器で、例えばCMOSのインバータなどを用
いることができる。Ｓ１４は前記反転増幅器１３
の出力端子と前記入力端子とに接続する第４のス
イツチ、Ｒ１とＲ２は前記反転増幅器１３の前記
出力端子に接続してその出力を分圧する、値の等
しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の他端とに接続する第６の
スイツチ、Ｓ１５は前記抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の一端とに接続する第５の
スイツチである。１４はスイツチＳ１１，Ｓ１４
を制御するクロツクCP１が加えられるクロツク
入力端子、１５はスイツチＳ１２，Ｓ１３を制御
するクロツクCP２が加えられるクロツク入力端
子、１６はクロツクCP３が加えられるクロツク
入力端子、１７はこのクロツクCP３をそのクロ
ツク入力とし前記反転増幅器１３からの比較出力
をそのＤ入力とするＤ形フリツプ・フロツプ（以
下Ｄ形Ｆ・Ｆと呼ぶ）、１８はこのＤ形Ｆ・Ｆの
反転出力および前記クロツクCP３を入力とし出
力をスイツチＳ１５に加えるAND回路、１９は
このＤ形Ｆ・Ｆの非反転出力および前記クロツク
CP３を入力とし出力をスイツチＳ１６に加える
AND回路である。２０は前記反転増幅器からの
出力を外部に送出する出力端子である。
本発明の一実施例を示す電気回路図で、１ビツト
のＡ／Ｄ変換器である。１１はアナログ入力信号
VINが加えられる入力端子、Ｓ１１はその一端が
この入力端子１１に接続する第１のスイツチ、Ｃ
１はこのスイツチＳ１１の他端にその一端が接続
する第１のキヤパシタ、Ｓ１２はこのキヤパシタ
Ｃ１の他端にその一端が接続し、他端がコモンに
接続する第２のスイツチ、Ｓ１３は前記スイツチ
Ｓ１１の他端にその一端が接続し他端が基準電圧
VR／２の加わる端子１２に接続する第３のスイ
ツチ、Ｃ２は前記スイツチＳ１１の他端にその一
端が接続する第２のキヤパシタ、１３はこのキヤ
パシタＣ２の他端がその入力端子に接続する反転
増幅器で、例えばCMOSのインバータなどを用
いることができる。Ｓ１４は前記反転増幅器１３
の出力端子と前記入力端子とに接続する第４のス
イツチ、Ｒ１とＲ２は前記反転増幅器１３の前記
出力端子に接続してその出力を分圧する、値の等
しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の他端とに接続する第６の
スイツチ、Ｓ１５は前記抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の一端とに接続する第５の
スイツチである。１４はスイツチＳ１１，Ｓ１４
を制御するクロツクCP１が加えられるクロツク
入力端子、１５はスイツチＳ１２，Ｓ１３を制御
するクロツクCP２が加えられるクロツク入力端
子、１６はクロツクCP３が加えられるクロツク
入力端子、１７はこのクロツクCP３をそのクロ
ツク入力とし前記反転増幅器１３からの比較出力
をそのＤ入力とするＤ形フリツプ・フロツプ（以
下Ｄ形Ｆ・Ｆと呼ぶ）、１８はこのＤ形Ｆ・Ｆの
反転出力および前記クロツクCP３を入力とし出
力をスイツチＳ１５に加えるAND回路、１９は
このＤ形Ｆ・Ｆの非反転出力および前記クロツク
CP３を入力とし出力をスイツチＳ１６に加える
AND回路である。２０は前記反転増幅器からの
出力を外部に送出する出力端子である。
なお上記のスイツチＳ１１〜Ｓ１６、Ｄ形Ｆ・
Ｆ１７およびAND回路１８，１９は上記１ビツ
トＡ／Ｄ変換回路の接続状態をスイツチで切換え
るスイツチ手段を構成している。
Ｆ１７およびAND回路１８，１９は上記１ビツ
トＡ／Ｄ変換回路の接続状態をスイツチで切換え
るスイツチ手段を構成している。
次に本回路の動作を説明する。回路全体は第４
図に示す３相のクロツクCP１〜CP３によつて駆
動される。
図に示す３相のクロツクCP１〜CP３によつて駆
動される。
クロツクCP１がＨとなる第１の区間Ｔ１では
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値VOFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧VIN−VOFFで充電される。
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値VOFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧VIN−VOFFで充電される。
クロツクCP２がＨとなる第２の区間Ｔ２では
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧VR／２に充電され、反転増幅
器１３の入力電圧Vxは Vx＝VR／２−VIN＋VOFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
VxがVOFFより高いと、すなわち VR／２＞VIN ならば反転増幅器１３の比較出力はＬ、逆の場合
はＨとなつて、１ビツトのＡ／Ｄ変換出力が得ら
れる。
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧VR／２に充電され、反転増幅
器１３の入力電圧Vxは Vx＝VR／２−VIN＋VOFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
VxがVOFFより高いと、すなわち VR／２＞VIN ならば反転増幅器１３の比較出力はＬ、逆の場合
はＨとなつて、１ビツトのＡ／Ｄ変換出力が得ら
れる。
クロツクCP３がＨとなる第３の区間Ｔ３では
スイツチＳ１５またはＳ１６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３か
らの比較出力はクロツクCP３の立上がりのタイ
ミングでＤ形Ｆ・Ｆ１７の出力側に転送され、前
記比較出力がＬのときＳ１５が閉じ前記比較出力
がＨのときＳ１６が閉じて、どちらの場合もVx
＝VOFFとなつて平衡する。すなわち、比較出力が
Ｌのときは、 Vx＝Vo／２−（VIN−VOFF）＝VOFF より、反転増幅器１３の出力Voは Vo＝2VIN となる。一方比較出力がＨのときは、同様に Vx＝Vo／２＋VR／２−（VIN−VOFF）＝VOFF より Vo＝2VIN−VR となり剰余出力が得られる。
スイツチＳ１５またはＳ１６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３か
らの比較出力はクロツクCP３の立上がりのタイ
ミングでＤ形Ｆ・Ｆ１７の出力側に転送され、前
記比較出力がＬのときＳ１５が閉じ前記比較出力
がＨのときＳ１６が閉じて、どちらの場合もVx
＝VOFFとなつて平衡する。すなわち、比較出力が
Ｌのときは、 Vx＝Vo／２−（VIN−VOFF）＝VOFF より、反転増幅器１３の出力Voは Vo＝2VIN となる。一方比較出力がＨのときは、同様に Vx＝Vo／２＋VR／２−（VIN−VOFF）＝VOFF より Vo＝2VIN−VR となり剰余出力が得られる。
上記に示した関係から明らかなように、このよ
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いている。
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いている。
なお第３図の回路において、入力信号によつて
キヤパシタＣ２を充電する際に信号源インピーダ
ンスが高いと充電時間が長くなる。この点を改善
するためには、第３図のＰ点にバツフアＢ（図は
省略）を挿入してその出力をキヤパシタＣ２に加
えるようにすればよい。この場合にバツフアＢの
オフセツトは反転増幅器１３のオフセツトと同様
に考えることができ、オフセツト・キヤンセルの
利点はそのまま残すことができる。
キヤパシタＣ２を充電する際に信号源インピーダ
ンスが高いと充電時間が長くなる。この点を改善
するためには、第３図のＰ点にバツフアＢ（図は
省略）を挿入してその出力をキヤパシタＣ２に加
えるようにすればよい。この場合にバツフアＢの
オフセツトは反転増幅器１３のオフセツトと同様
に考えることができ、オフセツト・キヤンセルの
利点はそのまま残すことができる。
第５図は本発明の第２の実施例を示したもので
第３図のＡ／Ｄ変換器を４つ縦続接続して４ビツ
トのＡ／Ｄ変換器を構成したものである。すなわ
ち３１〜３４は第３図の１ビツトＡ／Ｄ変換器
で、初段のＡ／Ｄ変換器３１の入力VIN1として信
号入力VINが加えられ、以下各段のＡ／Ｄ変換器
の剰余出力が次段の信号入力となつている。第６
図に示すようにクロツクCP１〜CP３をＡ／Ｄ変
換器３１〜３４に位相をずらして加えることによ
り、進行波的な高速変換が可能となる。４１〜５
０は各段からのＡ／Ｄ変換出力を保持・転送する
ためのＤ形Ｆ・Ｆで、Ａ／Ｄ変換器３１からの１
ビツトのＡ／Ｄ変換出力はCP３タイミングでＤ
形Ｆ・Ｆ４１に保持され、各クロツクによつてＤ
形Ｆ・Ｆ４２，４４，４７へと次々に転送され
る。他の段のＡ／Ｄ変換器３２，３３，３４から
のＡ／Ｄ変換出力も同様にして転送され、最終的
にＤ形Ｆ・Ｆ４７，４８，４９，５０からの各出
力Ｄ３，Ｄ２，Ｄ１，Ｄ０として４ビツトのＡ／
Ｄ変換出力を得ることができる。
第３図のＡ／Ｄ変換器を４つ縦続接続して４ビツ
トのＡ／Ｄ変換器を構成したものである。すなわ
ち３１〜３４は第３図の１ビツトＡ／Ｄ変換器
で、初段のＡ／Ｄ変換器３１の入力VIN1として信
号入力VINが加えられ、以下各段のＡ／Ｄ変換器
の剰余出力が次段の信号入力となつている。第６
図に示すようにクロツクCP１〜CP３をＡ／Ｄ変
換器３１〜３４に位相をずらして加えることによ
り、進行波的な高速変換が可能となる。４１〜５
０は各段からのＡ／Ｄ変換出力を保持・転送する
ためのＤ形Ｆ・Ｆで、Ａ／Ｄ変換器３１からの１
ビツトのＡ／Ｄ変換出力はCP３タイミングでＤ
形Ｆ・Ｆ４１に保持され、各クロツクによつてＤ
形Ｆ・Ｆ４２，４４，４７へと次々に転送され
る。他の段のＡ／Ｄ変換器３２，３３，３４から
のＡ／Ｄ変換出力も同様にして転送され、最終的
にＤ形Ｆ・Ｆ４７，４８，４９，５０からの各出
力Ｄ３，Ｄ２，Ｄ１，Ｄ０として４ビツトのＡ／
Ｄ変換出力を得ることができる。
このような構成とすることにより、第３図の場
合と同様の利点を生じる外に、Ａ／Ｄ変換出力の
ビツト数、すなわち精度を高めることができる。
合と同様の利点を生じる外に、Ａ／Ｄ変換出力の
ビツト数、すなわち精度を高めることができる。
なお上記の実施例では１ビツトＡ／Ｄ変換器を
４段用いる場合を示したがこれに限らず、段数を
更に増やすことも可能である。
４段用いる場合を示したがこれに限らず、段数を
更に増やすことも可能である。
またこの場合のＡ／Ｄ変換の精度は各段毎の２
つの抵抗（第３図のＲ１とＲ２）のマツチングに
よつてのみ決まり各段同志のマツチングは不要で
あるから、精度を高めることが容易である。
つの抵抗（第３図のＲ１とＲ２）のマツチングに
よつてのみ決まり各段同志のマツチングは不要で
あるから、精度を高めることが容易である。
なお第５図におけるＤ形Ｆ・Ｆ４１，４３，４
６，５０は各段のＡ／Ｄ変換器３１〜３４が有す
るＤ形Ｆ・Ｆ（例えば第３図の１７）で兼用する
こともできる。
６，５０は各段のＡ／Ｄ変換器３１〜３４が有す
るＤ形Ｆ・Ｆ（例えば第３図の１７）で兼用する
こともできる。
以上述べたように本発明によれば、簡単な構成
で性能が良く、IC化の容易な縦続型Ａ／Ｄ変換
器を実現できる。
で性能が良く、IC化の容易な縦続型Ａ／Ｄ変換
器を実現できる。
第１図は従来の縦続形Ａ／Ｄ変換器を示す電気
回路図、第２図は第１図の回路の動作を説明する
ためのタイム・チヤート、第３図は本発明の一実
施例を示す電気回路図、第４図は第３図の回路の
動作を説明するためのタイム・チヤート、第５図
は本発明の第２の実施例を示すブロツク図、第６
図は第５図の動作を説明するためのタイム・チヤ
ートである。 １３…反転増幅器、３１〜３４…１ビツトＡ／
Ｄ変換器、Ｃ１，Ｃ２…キヤパシタ、Ｓ１１〜Ｓ
１６…スイツチ、VIN，VIN1〜VIN4…入力信号、
VR／２…基準電圧、Vo，Vo1〜Vo4…剰余出力、
Do〜D3…１ビツト出力。
回路図、第２図は第１図の回路の動作を説明する
ためのタイム・チヤート、第３図は本発明の一実
施例を示す電気回路図、第４図は第３図の回路の
動作を説明するためのタイム・チヤート、第５図
は本発明の第２の実施例を示すブロツク図、第６
図は第５図の動作を説明するためのタイム・チヤ
ートである。 １３…反転増幅器、３１〜３４…１ビツトＡ／
Ｄ変換器、Ｃ１，Ｃ２…キヤパシタ、Ｓ１１〜Ｓ
１６…スイツチ、VIN，VIN1〜VIN4…入力信号、
VR／２…基準電圧、Vo，Vo1〜Vo4…剰余出力、
Do〜D3…１ビツト出力。
Claims (1)
- 【特許請求の範囲】 １ 入力電圧を基準電圧と比較して比較出力およ
び剰余出力を発生するＡ／Ｄ変換器において、入
力電圧がその一端に印加される第１のスイツチ
と、この第１のスイツチの他端がその一端に接続
する第１のキヤパシタと、この第１のキヤパシタ
の他端とコモンの間に接続する第２のスイツチ
と、前記第１のキヤパシタの一端と基準電圧の間
に接続する第３のスイツチと、前記第１のキヤパ
シタの一端に関連してその一端が接続する第２の
キヤパシタと、この第２のキヤパシタの他端にそ
の入力端子が接続する反転増幅器と、この反転増
幅器の入力端子と出力端子の間に接続する第４の
スイツチと、前記反転増幅器の出力端子と前記第
２のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記反転増幅器の出力端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツチ
とを備え、クロツク信号により３つの区間を順番
に発生し、第１の区間で第１、第４のスイツチを
オンとして入力電圧に対応する電圧を第２のキヤ
パシタに充電し、第２の区間で第２、第３のスイ
ツチをオンとして基準電圧を第１のキヤパシタに
充電して反転増幅器から比較出力を発生し、第３
の区間で前記比較出力に対応して第５または第６
のスイツチをオンとして反転増幅器から剰余出力
を発生するように構成したことを特徴とする１ビ
ツトのＡ／Ｄ変換器。 ２ 入力電圧を基準電圧と比較して比較出力およ
び剰余出力を発生するＡ／Ｄ変換器において、入
力電圧がその一端に印加される第１のスイツチ
と、この第１のスイツチの他端がその一端に接続
する第１のキヤパシタと、この第１のキヤパシタ
の他端とコモンの間に接続する第２のスイツチ
と、前記第１のキヤパシタの一端と基準電圧の間
に接続する第３のスイツチと、前記第１のキヤパ
シタの一端に関連してその一端が接続する第２の
キヤパシタと、この第２のキヤパシタの他端にそ
の入力端子が接続する反転増幅器と、この反転増
幅器の入力端子と出力端子の間に接続する第４の
スイツチと、前記反転増幅器の出力端子と前記第
２のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記反転増幅器の出力端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツチ
とを備え、クロツク信号により３つの区間を順番
に発生し、第１の区間で第１、第４のスイツチを
オンとして入力電圧に対応する電圧を第２のキヤ
パシタに充電し、第２の区間で第２、第３のスイ
ツチをオンとして基準電圧を第１のキヤパシタに
充電して反転増幅器から比較出力を発生し、第３
の区間で前記比較出力に対応して第５または第６
のスイツチをオンとして反転増幅器から剰余出力
を発生するように構成した１ビツトのＡ／Ｄ変換
回路を複数段縦続接続して各段の剰余出力を次段
の入力電圧とし、各段から発生する比較出力に基
づいて複数ビツトのデイジタル出力を発生するよ
うに構成したことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087083A JPS59135926A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087083A JPS59135926A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135926A JPS59135926A (ja) | 1984-08-04 |
| JPH0149056B2 true JPH0149056B2 (ja) | 1989-10-23 |
Family
ID=11762370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087083A Granted JPS59135926A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135926A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236922A (ja) * | 1985-08-09 | 1987-02-17 | Yokogawa Hewlett Packard Ltd | Ａ／ｄ変換器 |
| JP2945805B2 (ja) * | 1992-10-01 | 1999-09-06 | 松下電器産業株式会社 | Ａ／ｄ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
| US4191900A (en) * | 1978-01-27 | 1980-03-04 | National Semiconductor Corporation | Precision plural input voltage amplifier and comparator |
-
1983
- 1983-01-26 JP JP1087083A patent/JPS59135926A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135926A (ja) | 1984-08-04 |
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