JPH03165541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03165541A JPH03165541A JP1305987A JP30598789A JPH03165541A JP H03165541 A JPH03165541 A JP H03165541A JP 1305987 A JP1305987 A JP 1305987A JP 30598789 A JP30598789 A JP 30598789A JP H03165541 A JPH03165541 A JP H03165541A
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- Japan
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- layer
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- mesa grooves
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ウェーハに形成した多数の半導体装置をダイ
シングにより分離する際のクラックの発生によりその後
の耐圧不良を防止する製造方法に関するものである。
シングにより分離する際のクラックの発生によりその後
の耐圧不良を防止する製造方法に関するものである。
（従来の技術）
高耐圧化を必要とする半導体装置、例えばサイリスタ、
トライアック等のチップをウエーノ１上に形成するとき
は、例えば第２図のサイリスタの略断面図に示されるよ
うに、ウェーハの表裏両面に、そのＰＮ接合部の側面に
メサ＠２．２・・・を形成し、その各メサ溝２の内面に
２０〜５０μ程度のガラス層８を施し、同図矢印のよう
にメサ＠２の中間付近のガラス層８からダイシングを行
う。このとき、反対側のガラス層８にクラックが発生し
信頼性上徨々問題があった。なお、第２図において鷹は
Ｎ型のシリコン基板であり、その両側にＰ型層１０、Ｉ
Ｉを形成し、Ｐ型層ＩＯの表面の一部にＮ似層Ｉ８を形
成し、その表面にはカソード電極Ｋが設けられる。また
Ｐ型層１０の表面の一方にゲート電極Ｇが設けられ、Ｐ
型層１１の表面にはアノード電極人が設けられている。
トライアック等のチップをウエーノ１上に形成するとき
は、例えば第２図のサイリスタの略断面図に示されるよ
うに、ウェーハの表裏両面に、そのＰＮ接合部の側面に
メサ＠２．２・・・を形成し、その各メサ溝２の内面に
２０〜５０μ程度のガラス層８を施し、同図矢印のよう
にメサ＠２の中間付近のガラス層８からダイシングを行
う。このとき、反対側のガラス層８にクラックが発生し
信頼性上徨々問題があった。なお、第２図において鷹は
Ｎ型のシリコン基板であり、その両側にＰ型層１０、Ｉ
Ｉを形成し、Ｐ型層ＩＯの表面の一部にＮ似層Ｉ８を形
成し、その表面にはカソード電極Ｋが設けられる。また
Ｐ型層１０の表面の一方にゲート電極Ｇが設けられ、Ｐ
型層１１の表面にはアノード電極人が設けられている。
前述の４！Ｊ２図の場合のような欠点を防止する対策と
して、ｆＪ１８図（ａ）に示す構造が提案されていた。
して、ｆＪ１８図（ａ）に示す構造が提案されていた。
この場合は、シリコン基板！に所定のＰＮ接合を形成し
た後、個々のチップの外周にそれぞれ独立したメサ溝２
，２を形成する。すなわち、各チップ間には２条のメサ
溝２，２が設けられる。各メす＃Ｉ２にはガラス層８を
施す。次に、カソード電極に１ゲート電極Ｇ、７ノード
電極Ａを形成した後、２個のメサ溝２，２０間でガラス
パシベーシロンを施していない部分でダイシングを行い
、第８図（ｂ）に示すように、分割されたチップのアノ
ードｗＬ極Ａ側を半田層１Ｂ［よりフレーム１６にダイ
ボンドする。これによりクラックは防止される。
た後、個々のチップの外周にそれぞれ独立したメサ溝２
，２を形成する。すなわち、各チップ間には２条のメサ
溝２，２が設けられる。各メす＃Ｉ２にはガラス層８を
施す。次に、カソード電極に１ゲート電極Ｇ、７ノード
電極Ａを形成した後、２個のメサ溝２，２０間でガラス
パシベーシロンを施していない部分でダイシングを行い
、第８図（ｂ）に示すように、分割されたチップのアノ
ードｗＬ極Ａ側を半田層１Ｂ［よりフレーム１６にダイ
ボンドする。これによりクラックは防止される。
（発明が解決しようとする課題）
しかしながら、第８図（直）のようなチップを第８図（
ｂ）のようにフレーム１６に半田で接着したとき、半田
がメサ溝の外周部に回りこんだ場合、チップのＰ型層１
１が半田層＋６に接触し、逆耐圧が低下する欠点があっ
た。本発明はこの欠点を防止するためのもので、ダイボ
ンド時に半田がガラス層の外周に回りこんで耐圧不良を
発生させないことを目的とする。
ｂ）のようにフレーム１６に半田で接着したとき、半田
がメサ溝の外周部に回りこんだ場合、チップのＰ型層１
１が半田層＋６に接触し、逆耐圧が低下する欠点があっ
た。本発明はこの欠点を防止するためのもので、ダイボ
ンド時に半田がガラス層の外周に回りこんで耐圧不良を
発生させないことを目的とする。
（課題を解決するための手段）
フレームに接着する側のチップの表面のメサ溝と、隣接
するメサ溝との間との双方にガラス層を形成し、隣接す
るメサ溝間のガラス層からダイシングを行うようにした
。
するメサ溝との間との双方にガラス層を形成し、隣接す
るメサ溝間のガラス層からダイシングを行うようにした
。
（作用）
フレームに接着する側のメサ溝間のガラス層からダイシ
ングをすることにより、ガラス部にはクラックが入り難
い。もし、メサ溝間のガラス層にクラックが入っても、
メサ溝の端でクラックの進行は停止する。メサ溝の外周
、すなわちメサ溝間の表面をシリコンエッチしてガラス
層を設けであるから、ダイボンド時に半田がメサ溝の外
周に回りこんでも、耐圧不良を発生しない。
ングをすることにより、ガラス部にはクラックが入り難
い。もし、メサ溝間のガラス層にクラックが入っても、
メサ溝の端でクラックの進行は停止する。メサ溝の外周
、すなわちメサ溝間の表面をシリコンエッチしてガラス
層を設けであるから、ダイボンド時に半田がメサ溝の外
周に回りこんでも、耐圧不良を発生しない。
（実施例）
第１図（ａ）は本発明の一実施例の略断面図である。
第２図又は第８図（ａ） 、 （ｂ）と同一の部分には
同一の符号を付しである。第１図（１）は第８図（ａ）
に対応するもので、−枚のシリコン基板ｌに複数個の半
導体装置例えばサイリスタが形成されており、隣接する
サイリスタの間には、シリコン基板の両面にメサ溝２，
２・・・を形成し、各メサ溝２，２・・・の表面はガラ
ス層８で覆われている。フレーム１６に取付けられる側
の隣接するメサ溝２，２の間のシリコン基板Ｉの表面４
も、メサ溝２．２・・・の表面から延長したガラス層８
！／ｃよって覆われている。
同一の符号を付しである。第１図（１）は第８図（ａ）
に対応するもので、−枚のシリコン基板ｌに複数個の半
導体装置例えばサイリスタが形成されており、隣接する
サイリスタの間には、シリコン基板の両面にメサ溝２，
２・・・を形成し、各メサ溝２，２・・・の表面はガラ
ス層８で覆われている。フレーム１６に取付けられる側
の隣接するメサ溝２，２の間のシリコン基板Ｉの表面４
も、メサ溝２．２・・・の表面から延長したガラス層８
！／ｃよって覆われている。
このような装置は、以下のようにして製造される。
Ｎ型のシリコン基板ｌの両面にＰ型層１０．１１を形成
し、Ｐ型層！００表面の一部にＮ型層１Ｂを形成する。
し、Ｐ型層！００表面の一部にＮ型層１Ｂを形成する。
次に、各チップ毎にその外周にメサ溝２，２・・・をエ
ツチングにより形成する。このとき、Ｐ型層Ｉ＋の側の
メサ溝２，２間のＰ型層１１０表面４が、メサエッチン
グの際のシリコンのオーバハングによりエツチングが進
行するようにする。
ツチングにより形成する。このとき、Ｐ型層Ｉ＋の側の
メサ溝２，２間のＰ型層１１０表面４が、メサエッチン
グの際のシリコンのオーバハングによりエツチングが進
行するようにする。
次に電気泳動法、ドクターブレーティング法等により、
両面のメサ溝２，２・・・及び裏面のメサ溝２．２間の
Ｐ型層１１の表面４にガラスを付け、所定の温度で焼成
を行って、ガラス層８，３・・・を形成する。
両面のメサ溝２，２・・・及び裏面のメサ溝２．２間の
Ｐ型層１１の表面４にガラスを付け、所定の温度で焼成
を行って、ガラス層８，３・・・を形成する。
次Ｉ／ｃ従来の技術によりカソード電極に、ゲート電極
Ｇ、アノード電極Ａ等を形成し、裏面側のメサ溝２，２
間の表面４のとのガラス層８０部分からダイシングを行
い、個々のサイリスタチップが得られる。
Ｇ、アノード電極Ａ等を形成し、裏面側のメサ溝２，２
間の表面４のとのガラス層８０部分からダイシングを行
い、個々のサイリスタチップが得られる。
次に第り図（ｂｌに示されるように、チップを半田層Ｉ
５を介してフレーム！６に接着する。
５を介してフレーム！６に接着する。
（発明の効果）
本発明によれば、ウエーノ１からチップをダイシングに
より分割するとき、クラックが発生し難く、また、もし
クラックが発生してもその進行を防止できる。また、半
田付けの際、半田がメサ溝の外周に回りこんでも耐圧劣
化を起さない。また、裏面のメサ溝２の外周のガラス層
８は、その内側の表面４がエツチングされているから、
そのガラス層８の表面は、７ノード電極Ａの表面よりも
低くされ、７ノード電極Ａとフレーム！６と半田付不良
を起すことがない。
より分割するとき、クラックが発生し難く、また、もし
クラックが発生してもその進行を防止できる。また、半
田付けの際、半田がメサ溝の外周に回りこんでも耐圧劣
化を起さない。また、裏面のメサ溝２の外周のガラス層
８は、その内側の表面４がエツチングされているから、
そのガラス層８の表面は、７ノード電極Ａの表面よりも
低くされ、７ノード電極Ａとフレーム！６と半田付不良
を起すことがない。
以上のようにして、製造の歩留りを向上し、製品の信頼
性を高めることができる。
性を高めることができる。
第１図（ａ）は本発明の一実施例の略断面図、第１図（
ｂ）は分離されたチップをフレームに取付けた状態の略
断面図、第２図は従来の例の略断面図、第８図（ａ）は
従来の他の例の略断面図、第３図（ｂ）は従来の他の例
のチップをフレームに取付けた状態の略断面図である。 ！・・・シリコン基板、２・・・メサ溝、８・・・ガラ
ス層、４・・・メサ溝間の表面 第 図
ｂ）は分離されたチップをフレームに取付けた状態の略
断面図、第２図は従来の例の略断面図、第８図（ａ）は
従来の他の例の略断面図、第３図（ｂ）は従来の他の例
のチップをフレームに取付けた状態の略断面図である。 ！・・・シリコン基板、２・・・メサ溝、８・・・ガラ
ス層、４・・・メサ溝間の表面 第 図
Claims (1)
- １、ウェーハに形成した複数の半導体装置の境界の両面
に各２条のメサ溝を形成し、一方の面のメサ溝間のウェ
ーハの表面を削る工程と、メサ溝及びメサ溝間の表面を
削った部分にガラス層を形成する工程と、メサ溝間の表
面を削った部分のガラス層にダイシングを行う工程より
なる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305987A JPH03165541A (ja) | 1989-11-24 | 1989-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305987A JPH03165541A (ja) | 1989-11-24 | 1989-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165541A true JPH03165541A (ja) | 1991-07-17 |
Family
ID=17951708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305987A Pending JPH03165541A (ja) | 1989-11-24 | 1989-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03165541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104178793A (zh) * | 2014-08-27 | 2014-12-03 | 天津中环半导体股份有限公司 | 一种双面电泳架 |
-
1989
- 1989-11-24 JP JP1305987A patent/JPH03165541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104178793A (zh) * | 2014-08-27 | 2014-12-03 | 天津中环半导体股份有限公司 | 一种双面电泳架 |
| CN104178793B (zh) * | 2014-08-27 | 2016-10-05 | 天津中环半导体股份有限公司 | 一种双面电泳架 |
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