JPH0262944B2 - - Google Patents
Info
- Publication number
- JPH0262944B2 JPH0262944B2 JP24602385A JP24602385A JPH0262944B2 JP H0262944 B2 JPH0262944 B2 JP H0262944B2 JP 24602385 A JP24602385 A JP 24602385A JP 24602385 A JP24602385 A JP 24602385A JP H0262944 B2 JPH0262944 B2 JP H0262944B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- forming
- insulating film
- glass
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011521 glass Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 23
- 239000011247 coating layer Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims 1
- 238000013508 migration Methods 0.000 claims 1
- 230000005012 migration Effects 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 239000000843 powder Substances 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 7
- 238000001962 electrophoresis Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000002253 acid Substances 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000003550 marker Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XWROUVVQGRRRMF-UHFFFAOYSA-N F.O[N+]([O-])=O Chemical compound F.O[N+]([O-])=O XWROUVVQGRRRMF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、溝部に露出するpn接合をガラス被
覆したダイオードチツプ等のガラス被覆半導体チ
ツプの製造方法に関する。
覆したダイオードチツプ等のガラス被覆半導体チ
ツプの製造方法に関する。
ガラス被覆ダイオードチツプの代表的な製造方
法として第７図に示す方法と、第８図に示す方法
とが知られている。第７図に示す方法では、第７
図Ａに示す如く、n+型基板領域２の上にエピタ
キシヤル成長法でｎ型領域３を設けたシリコン基
板１を用意する。次に、硼素を拡散させてp+型
領域４を形成し、更にライフタイムキラーとして
金を拡散させる。これにより、高速スイツチング
特性を有する整流ダイオードを構成できるp+−
ｎ−n+三層構造の基板１が得れる。三層構造が
形成された後の各領域の厚みは、p+型領域４が
20μｍ、ｎ型領域３が20μｍ、n+型基板領域２が
240μｍである。このダイオードでは、リーチス
ルー降伏（逆電圧印加時に、pn接合５から主と
してｎ型領域３に伸びる空乏層がn+型領域２に
到達することによつて誘発される降伏現象）で耐
圧が規定されるようにｎ型領域３の比抵抗と厚み
を設計している。
法として第７図に示す方法と、第８図に示す方法
とが知られている。第７図に示す方法では、第７
図Ａに示す如く、n+型基板領域２の上にエピタ
キシヤル成長法でｎ型領域３を設けたシリコン基
板１を用意する。次に、硼素を拡散させてp+型
領域４を形成し、更にライフタイムキラーとして
金を拡散させる。これにより、高速スイツチング
特性を有する整流ダイオードを構成できるp+−
ｎ−n+三層構造の基板１が得れる。三層構造が
形成された後の各領域の厚みは、p+型領域４が
20μｍ、ｎ型領域３が20μｍ、n+型基板領域２が
240μｍである。このダイオードでは、リーチス
ルー降伏（逆電圧印加時に、pn接合５から主と
してｎ型領域３に伸びる空乏層がn+型領域２に
到達することによつて誘発される降伏現象）で耐
圧が規定されるようにｎ型領域３の比抵抗と厚み
を設計している。
次に、第７図Ｂに示す如く、弗酸−硝酸系の混
酸を用いたエツチングにより、n+型領域２に達
する溝６を形成し、この溝６の側壁にpn接合５
を露出させる。
酸を用いたエツチングにより、n+型領域２に達
する溝６を形成し、この溝６の側壁にpn接合５
を露出させる。
次に、第７図Ｃに示す如く、溝６を有するシリ
コン基板１の一方の主表面上にPbO系パツシベー
シヨンガラスからなるガラス被覆層７を形成す
る。なお、ガラス被覆層７は、平坦でない面に対
しても比較的均一な厚さのガラス層を形成できる
電気泳動法（溶液中に懸濁したガラス粉末に電荷
を帯びさせ、溶液中に配したシリコン基板を一方
の電極にして溶液中に電界を発生させ、ちようど
電気メツキのようにガラス粉末をシリコン基板に
付着させる方法）を用いてガラス粉末を基板１に
付着させ、その後、熱処理を施してガラス粉末を
焼成することにより形成する。
コン基板１の一方の主表面上にPbO系パツシベー
シヨンガラスからなるガラス被覆層７を形成す
る。なお、ガラス被覆層７は、平坦でない面に対
しても比較的均一な厚さのガラス層を形成できる
電気泳動法（溶液中に懸濁したガラス粉末に電荷
を帯びさせ、溶液中に配したシリコン基板を一方
の電極にして溶液中に電界を発生させ、ちようど
電気メツキのようにガラス粉末をシリコン基板に
付着させる方法）を用いてガラス粉末を基板１に
付着させ、その後、熱処理を施してガラス粉末を
焼成することにより形成する。
次に、第７図Ｄに示す如く、弗酸と塩酸の混酸
によりガラス被覆層７をエツチングして、電極用
の開口８を形成する。
によりガラス被覆層７をエツチングして、電極用
の開口８を形成する。
次に、第７図Ｅに示す如く、基板１のシリコン
露出面に無電界メツキ法によりNi電極９，１０
を形成する。その後、溝部６の底部で基板１を切
断して、ダイオードチツプ１１ａを完成させる。
露出面に無電界メツキ法によりNi電極９，１０
を形成する。その後、溝部６の底部で基板１を切
断して、ダイオードチツプ１１ａを完成させる。
一方、第８図に示す別の従来方法においては、
まず、第８図Ａに示す如く、第７図Ａの場合と同
様に、n+型基板領域２とｎ型領域３とp+型領域
４とから成るシリコン基板１を用意し、且つ熟酸
化によるSiO2膜１２，１３を形成する。
まず、第８図Ａに示す如く、第７図Ａの場合と同
様に、n+型基板領域２とｎ型領域３とp+型領域
４とから成るシリコン基板１を用意し、且つ熟酸
化によるSiO2膜１２，１３を形成する。
次に、第８図Ｂに示す如く、第７図Ｂと同様な
溝６を設ける。
溝６を設ける。
次に、第８図Ｃに示す如く、ガラス被覆層７を
電気泳動法で形成する。電気泳動法では、絶縁膜
であるSiO2膜１２，１３の上にほとんどガラス
粉末は付着しないので、溝６に選択的にガラス被
覆層７が形成される。なお、溝６に隣接する
SiO2膜１２の周辺部にも電気泳動法における端
部電界集中効果により、ガラス被覆層７が形成さ
れる。
電気泳動法で形成する。電気泳動法では、絶縁膜
であるSiO2膜１２，１３の上にほとんどガラス
粉末は付着しないので、溝６に選択的にガラス被
覆層７が形成される。なお、溝６に隣接する
SiO2膜１２の周辺部にも電気泳動法における端
部電界集中効果により、ガラス被覆層７が形成さ
れる。
次に、第８図Ｄに示す如く、弗酸系のエツチン
グ液により、周辺部を残してSiO2膜１２をエツ
チング除去して電極用の開口８を形成する。この
時、基板１の下面のSiO2膜１３も除去する。
グ液により、周辺部を残してSiO2膜１２をエツ
チング除去して電極用の開口８を形成する。この
時、基板１の下面のSiO2膜１３も除去する。
次に、第８図Ｅに示す如く、電極を形成し、し
かる後溝６において切断分離し、ダイオードチツ
プ１１ｂを完成させる。
かる後溝６において切断分離し、ダイオードチツ
プ１１ｂを完成させる。
ところで、第７図の従来方法においては、p+
型領域の上面にはガラス被覆層７が厚く形成され
るが、パツシベーシヨン膜として重要な溝６の表
面にはガラス被覆層７が相対的に薄く形成されて
しまう。このため、ピンホール等のない十分な厚
さのガラス被覆層７を溝６に形成するためには、
p+型領域４の上面には必要以上のガラス被覆層
７を形成してしまうことになる。従つて、ガラス
材料がむだになると共にガラス被覆の作業時間が
延びてしまう。
型領域の上面にはガラス被覆層７が厚く形成され
るが、パツシベーシヨン膜として重要な溝６の表
面にはガラス被覆層７が相対的に薄く形成されて
しまう。このため、ピンホール等のない十分な厚
さのガラス被覆層７を溝６に形成するためには、
p+型領域４の上面には必要以上のガラス被覆層
７を形成してしまうことになる。従つて、ガラス
材料がむだになると共にガラス被覆の作業時間が
延びてしまう。
一方、第８図の従来方法によれば、第７図の方
法の問題は解決される。しかしながら、第８図の
方法で作製したチツプ１１ｂを使用したダイオー
ド製品では、逆電圧印加中に耐圧が劣化する現象
（以下、バイアス劣化という）が発生しやすいこ
とが判明した。バイアス劣化は、逆電圧印加時に
pn接合５から伸びる空乏層がn+型領域２に到達
する前に降伏するように設計された非リーチスル
ー降伏タイプの製品よりもリーチスルー降伏タイ
プの製品において、顕著に観察された。また、
n+型領域４が浅い場合に多く発生した。
法の問題は解決される。しかしながら、第８図の
方法で作製したチツプ１１ｂを使用したダイオー
ド製品では、逆電圧印加中に耐圧が劣化する現象
（以下、バイアス劣化という）が発生しやすいこ
とが判明した。バイアス劣化は、逆電圧印加時に
pn接合５から伸びる空乏層がn+型領域２に到達
する前に降伏するように設計された非リーチスル
ー降伏タイプの製品よりもリーチスルー降伏タイ
プの製品において、顕著に観察された。また、
n+型領域４が浅い場合に多く発生した。
そこで本発明の目的は、逆方向特性及び信頼性
の優れたガラス被覆半導体チツプを容易に製造す
る方法を提供することにある。
の優れたガラス被覆半導体チツプを容易に製造す
る方法を提供することにある。
上述の如き問題点を解決し、上記目的を達成す
るための本発明に係わるガラス被覆半導体チツプ
の製造方法は、半導体基板に少なくとも１つの
pn接合を形成し、且つこの半導体基板上に絶縁
膜を形成する工程と、前記半導体基板の一方の主
表面に、前記pn接合を露出させる深さに溝を形
成し、且つこの溝の形成前又は後においてこの溝
の周縁部の前記絶縁膜を除去する工程と、前記溝
の表面及び前記絶縁膜が除去された前記溝の周縁
部に電気泳動法により前記絶縁膜よりも厚い保護
用ガラス被覆層を形成する工程と、前記溝に囲ま
れている領域の前記ガラス被覆層の一部及び前記
絶縁膜を同時又は別々に除去することにより、前
記ガラス被覆層の残部に囲まれた開口を形成する
工程と、前記開口によつて露出された前記半導体
基板の表面に電極を形成する工程と、前記溝又は
この溝よりも外側において前記半導体基板を切断
する工程とを含む。
るための本発明に係わるガラス被覆半導体チツプ
の製造方法は、半導体基板に少なくとも１つの
pn接合を形成し、且つこの半導体基板上に絶縁
膜を形成する工程と、前記半導体基板の一方の主
表面に、前記pn接合を露出させる深さに溝を形
成し、且つこの溝の形成前又は後においてこの溝
の周縁部の前記絶縁膜を除去する工程と、前記溝
の表面及び前記絶縁膜が除去された前記溝の周縁
部に電気泳動法により前記絶縁膜よりも厚い保護
用ガラス被覆層を形成する工程と、前記溝に囲ま
れている領域の前記ガラス被覆層の一部及び前記
絶縁膜を同時又は別々に除去することにより、前
記ガラス被覆層の残部に囲まれた開口を形成する
工程と、前記開口によつて露出された前記半導体
基板の表面に電極を形成する工程と、前記溝又は
この溝よりも外側において前記半導体基板を切断
する工程とを含む。
上記本発明の方法では、ガラス被覆層を半導体
基板の一方の主表面の全面には形成しないので、
第７図の従来方法と比べて、ガラス材料のむだが
少なく、ガラス被覆の作業時間も短い、しかも、
溝の周縁部に絶縁膜が存在しないので、第８図の
従来方法に比べて、バイアス劣化等の逆方向特性
不良の発生が少ない。
基板の一方の主表面の全面には形成しないので、
第７図の従来方法と比べて、ガラス材料のむだが
少なく、ガラス被覆の作業時間も短い、しかも、
溝の周縁部に絶縁膜が存在しないので、第８図の
従来方法に比べて、バイアス劣化等の逆方向特性
不良の発生が少ない。
次に、第１図〜第５図を参照して本発明の実施
例に係わるガラス被覆ダイオードチツプの製造方
法を説明する。
例に係わるガラス被覆ダイオードチツプの製造方
法を説明する。
まず、第１図Ａに示す如く、n+型基板領域２
とｎ型領域３をp+型領域４とから成るシリコン
基板１の一方及び他方の主表面に熱酸化のSiO2
膜１２，１３を有するものを、第８図Ａと同様に
形成する。
とｎ型領域３をp+型領域４とから成るシリコン
基板１の一方及び他方の主表面に熱酸化のSiO2
膜１２，１３を有するものを、第８図Ａと同様に
形成する。
次に、第１図Ｂに示すように、弗酸−硝酸系の
混酸を用いたエツチングによつて、基板１の上面
に浅い溝１４を形成すると同時に基板１の下面に
浅いマーカライン用溝１５を形成する。上面の溝
１４は、p+型領域４の一部を除去をしているが、
SiO2膜１２を除去することを目的とするもので
あるから、pn接合５を露出させないように十分
に浅く形成されている。なお、この溝１４は
SiO2膜１４を島状に残存させるために環状に形
成されている。下面の溝１５は、基板１の複数を
チツプに切断するときのマーカラインを与えるも
のである。
混酸を用いたエツチングによつて、基板１の上面
に浅い溝１４を形成すると同時に基板１の下面に
浅いマーカライン用溝１５を形成する。上面の溝
１４は、p+型領域４の一部を除去をしているが、
SiO2膜１２を除去することを目的とするもので
あるから、pn接合５を露出させないように十分
に浅く形成されている。なお、この溝１４は
SiO2膜１４を島状に残存させるために環状に形
成されている。下面の溝１５は、基板１の複数を
チツプに切断するときのマーカラインを与えるも
のである。
次に、第１図Ｃ及び第２図に示す如く、弗酸−
硝酸系の混酸を用いたエツチングによつて、浅い
溝１４の中にn+型領域２に達する深い溝６を形
成し、pn接合５を露出させる。溝６，１４，１
５はシリコンウエハ中の個々のダイオードチツプ
の区画に対応するように網状に形成されている。
従つて、SiO2膜１２は島状に残存し、溝６，１
４によつて環状に囲まれている。
硝酸系の混酸を用いたエツチングによつて、浅い
溝１４の中にn+型領域２に達する深い溝６を形
成し、pn接合５を露出させる。溝６，１４，１
５はシリコンウエハ中の個々のダイオードチツプ
の区画に対応するように網状に形成されている。
従つて、SiO2膜１２は島状に残存し、溝６，１
４によつて環状に囲まれている。
次に、第１図Ｄに示す如く、溝６，１４の表面
上にガラス被覆層７を電気泳動法により形成す
る。第８図Ｃと同じく、SiO2膜１２の上には、
その周辺部を除いてはほとんどガラス被覆層７は
形成されない。電詠泳動法でガラス粉末を付着さ
せる工程において、溶液としてはイソプロピルア
ルコールが使用され、ガラス粉末に電荷を付与す
る電解質としてはアンモニアまたは専用の界面活
性剤が使用される。
上にガラス被覆層７を電気泳動法により形成す
る。第８図Ｃと同じく、SiO2膜１２の上には、
その周辺部を除いてはほとんどガラス被覆層７は
形成されない。電詠泳動法でガラス粉末を付着さ
せる工程において、溶液としてはイソプロピルア
ルコールが使用され、ガラス粉末に電荷を付与す
る電解質としてはアンモニアまたは専用の界面活
性剤が使用される。
次に、第１図Ｅに示す如く、弗酸と塩酸の混酸
によりガラス被覆層７の周縁部分（一部）を選択
的にエツチング除去し、同時にSiO2膜１２もす
べてエツチング除去して、電極用の開口８を形成
する。これと同時に基板１の下面のSiO2膜１３
もエツチング除去する。
によりガラス被覆層７の周縁部分（一部）を選択
的にエツチング除去し、同時にSiO2膜１２もす
べてエツチング除去して、電極用の開口８を形成
する。これと同時に基板１の下面のSiO2膜１３
もエツチング除去する。
次に、第１図Ｆ及び第２図に示す如く、基板１
の上面のガラス被覆層７の残部７ａの開口８内
と、基板１の下面とに無電界メツキ法によりNi
電極９，１０を形成し、その後、マーカラインと
しての溝１５に沿つて基板１を切断し、個々のダ
イオードチツプ１１ｃに分離する。
の上面のガラス被覆層７の残部７ａの開口８内
と、基板１の下面とに無電界メツキ法によりNi
電極９，１０を形成し、その後、マーカラインと
しての溝１５に沿つて基板１を切断し、個々のダ
イオードチツプ１１ｃに分離する。
ダイオードチツプ１１ｃを第１図〜第３図の方
法で作製すると、ガラス粉末を溝６とその周縁部
にのみ付着させるので、ガラス材料のむだが少な
く、ガラス粉末を付着させるための作業時間が短
い。また、ガラス被覆層残部７ａの周縁即ち開口
８の周縁部の厚さが第７図の従来方法の場合より
は薄くなるので、開口８の精度及び再現性におい
て第７図の従来方法により勝つている。また、
SiO2膜１２が残存していないので、逆方向不良
が少なくなり、特にバイアス劣化が大幅に減少
し、特性面及び信頼性の面で第８図の従来例より
明らかに優れている。
法で作製すると、ガラス粉末を溝６とその周縁部
にのみ付着させるので、ガラス材料のむだが少な
く、ガラス粉末を付着させるための作業時間が短
い。また、ガラス被覆層残部７ａの周縁即ち開口
８の周縁部の厚さが第７図の従来方法の場合より
は薄くなるので、開口８の精度及び再現性におい
て第７図の従来方法により勝つている。また、
SiO2膜１２が残存していないので、逆方向不良
が少なくなり、特にバイアス劣化が大幅に減少
し、特性面及び信頼性の面で第８図の従来例より
明らかに優れている。
逆方向不良が減少する理由は明確には判つてい
ないが、次のように考えている。第８図Ｅの一部
を拡大図示する第４図の従来例のダイオードチツ
プ１１ｂの場合、SiO2膜１２はシリコンに比べ
て熱膨張係数が一桁程度小さいため、SiO2膜１
２とp+型領域４の界面付近には、これらの熱膨
張係数の違いに伴う残留歪が存在する。この残留
歪は、SiO2膜１２の端部１２ａに集中して生じ、
領域１６の近辺でシリコン結晶に対する残留歪の
影響が強まり、残留歪の影響がpn接合まで及ぶ
と逆方向不良モードとなつて現われる。特に、領
域１６がシリコン結晶の主表面と側面との境界角
部に位置するために、シリコン結晶が残留歪の影
響を受けやすく、pn接合５に残留歪の影響が及
ぶ確率が高い。しかも、特性変動に影響の大きい
pn接合５の露出部５ａを含む溝６の表面がSiO2
膜の端部１２ａに近いため、残留歪の影響が及ぶ
確率が高い。また、SiO2膜１２中に存在するNa
イオン等のプラス電荷による静電ポテンシヤルの
影響も、溝６の表面に及びやすく、逆方向不良モ
ードの一因となる。
ないが、次のように考えている。第８図Ｅの一部
を拡大図示する第４図の従来例のダイオードチツ
プ１１ｂの場合、SiO2膜１２はシリコンに比べ
て熱膨張係数が一桁程度小さいため、SiO2膜１
２とp+型領域４の界面付近には、これらの熱膨
張係数の違いに伴う残留歪が存在する。この残留
歪は、SiO2膜１２の端部１２ａに集中して生じ、
領域１６の近辺でシリコン結晶に対する残留歪の
影響が強まり、残留歪の影響がpn接合まで及ぶ
と逆方向不良モードとなつて現われる。特に、領
域１６がシリコン結晶の主表面と側面との境界角
部に位置するために、シリコン結晶が残留歪の影
響を受けやすく、pn接合５に残留歪の影響が及
ぶ確率が高い。しかも、特性変動に影響の大きい
pn接合５の露出部５ａを含む溝６の表面がSiO2
膜の端部１２ａに近いため、残留歪の影響が及ぶ
確率が高い。また、SiO2膜１２中に存在するNa
イオン等のプラス電荷による静電ポテンシヤルの
影響も、溝６の表面に及びやすく、逆方向不良モ
ードの一因となる。
一方、第１図Ｆの一部を拡大図示する第５図の
ダイオードチツプ１１ｃの場合、SiO2膜１２は
除去されている。従つて、上記残留歪や電荷の悪
影響はなく、その分、逆方向不良モードの発生は
少なくなる。
ダイオードチツプ１１ｃの場合、SiO2膜１２は
除去されている。従つて、上記残留歪や電荷の悪
影響はなく、その分、逆方向不良モードの発生は
少なくなる。
本発明は上述の実施例に限定されるものでな
く、例えば次の変形例が可能なものである。
く、例えば次の変形例が可能なものである。
(a) 溝１４を形成してp+型領域４までエツチン
グせずに、溝１４に相当する部分のSiO2膜１
２のみを第６図に示す如くエツチング除去し
て、この部分と溝６の表面とガラス被覆層の残
部７ａを設け、第６図に示すようにダイオード
チツプ１１ｄを作製してもよい。ただしこの場
合、SiO2膜１２のエツチングを溝１５の形成
工程と同時に行うことができないので、溝１５
を形成する場合には、フオトエツチングの工程
（フオトレジスト塗布、露光、現象、エツチン
グ、フオトレジスト除去といつた一連の選択エ
ツチングの工程）が１回追加されることにな
る。
グせずに、溝１４に相当する部分のSiO2膜１
２のみを第６図に示す如くエツチング除去し
て、この部分と溝６の表面とガラス被覆層の残
部７ａを設け、第６図に示すようにダイオード
チツプ１１ｄを作製してもよい。ただしこの場
合、SiO2膜１２のエツチングを溝１５の形成
工程と同時に行うことができないので、溝１５
を形成する場合には、フオトエツチングの工程
（フオトレジスト塗布、露光、現象、エツチン
グ、フオトレジスト除去といつた一連の選択エ
ツチングの工程）が１回追加されることにな
る。
(b) 溝１４のエツチング工程あるいは第６図に示
す如く溝１４に対応するようにSiO2膜１２を
エツチング除去する工程は、深い溝６の形成工
程の後工程としてもよい。
す如く溝１４に対応するようにSiO2膜１２を
エツチング除去する工程は、深い溝６の形成工
程の後工程としてもよい。
(c) シリコン基板１としてエピタキシヤルウエハ
を使用した例を示したが、ｎ型基板にp+型領
域とn+型領域を不純物拡散で形成してp+−ｎ
−n+の三層ダイオード構造を作製してもよい。
を使用した例を示したが、ｎ型基板にp+型領
域とn+型領域を不純物拡散で形成してp+−ｎ
−n+の三層ダイオード構造を作製してもよい。
(d) ダイオード以外のトランジスタやサイリスタ
にも本発明を適用することができる。またリー
チスルー降伏で耐圧が規定されているタイプの
半導体チツプの場合に本発明は顕著な改善効果
が得られているが、リーチスルー降伏に至る前
にアバランシエ降伏を起こす非リーチスルー降
伏タイプの半導体チツプにも適用できる。
にも本発明を適用することができる。またリー
チスルー降伏で耐圧が規定されているタイプの
半導体チツプの場合に本発明は顕著な改善効果
が得られているが、リーチスルー降伏に至る前
にアバランシエ降伏を起こす非リーチスルー降
伏タイプの半導体チツプにも適用できる。
上述から明らかな如く、本発明によれば、バイ
アス劣化等の逆方向不良の発生率が大幅に少なく
なる。また、逆方向特性及び信頼性の優れたガラ
ス被覆半導体チツプを高い職産性と製造歩留りを
有して製造することができる。
アス劣化等の逆方向不良の発生率が大幅に少なく
なる。また、逆方向特性及び信頼性の優れたガラ
ス被覆半導体チツプを高い職産性と製造歩留りを
有して製造することができる。
第１図Ａ〜Ｆは本発明の１実施例に係わるガラ
ス被覆ダイオードチツプの製造工程を説明するた
めの断面図、第２図は第１図Ｃに対応する工程に
おける基板表面を示す平面図、第３図は第１図Ｆ
のダイオードチツプの平面図、第４図及び第５図
は作用効果を説明するために第８図Ｅ及び第１図
Ｆの一部を拡大して夫々示す断面図、第６図は本
発明の変形例に係わるガラス被覆ダイオードチツ
プを示す断面図、第７図Ａ〜Ｅは従来のガラス被
覆ダイオードチツプの製造工程を説明するための
断面図、第８図Ａ〜Ｅは従来の別のガラス被覆ダ
イオードチツプの製造工程を説明するための断面
図である。 １……基板、３……ｎ型領域、４……p+型領
域、５……pn接合、６……溝、７……ガラス被
覆層、８……開口、９……電極、１２……SiO2
膜、１４……浅い溝。
ス被覆ダイオードチツプの製造工程を説明するた
めの断面図、第２図は第１図Ｃに対応する工程に
おける基板表面を示す平面図、第３図は第１図Ｆ
のダイオードチツプの平面図、第４図及び第５図
は作用効果を説明するために第８図Ｅ及び第１図
Ｆの一部を拡大して夫々示す断面図、第６図は本
発明の変形例に係わるガラス被覆ダイオードチツ
プを示す断面図、第７図Ａ〜Ｅは従来のガラス被
覆ダイオードチツプの製造工程を説明するための
断面図、第８図Ａ〜Ｅは従来の別のガラス被覆ダ
イオードチツプの製造工程を説明するための断面
図である。 １……基板、３……ｎ型領域、４……p+型領
域、５……pn接合、６……溝、７……ガラス被
覆層、８……開口、９……電極、１２……SiO2
膜、１４……浅い溝。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に少なくとも１つのpn接合を形
成し、且つこの半導体基板上に絶縁膜を形成する
工程と、 前記半導体基板の一方の主表面に、前記pn接
合を露出させる深さに溝を形成し、且つこの溝の
形成前又は後においてこの溝の周縁部の前記絶縁
膜を除去する工程と、 前記溝の表面及び前記絶縁膜が除去された前記
溝の周縁部に電気泳動法により前記絶縁膜よりも
厚い保護用ガラス被覆層を形成する工程と、 前記溝に囲まれている領域の前記ガラス被覆層
の一部及び前記絶縁膜を同時又は別々に除去する
ことにより、前記ガラス被覆層の残部に囲まれた
開口を形成する工程と、 前記開口によつて露出された前記半導体基板の
表面に電極を形成する工程と、 前記溝又はこの溝よりも外側において前記半導
体基板を切断する工程と を含むことを特徴とするガラス被覆半導体チツプ
の製造方法。 ２ 前記溝を形成し、且つ前記絶縁膜を除去する
工程は、 前記pn接合を露出させない深さを有する浅い
溝を形成することによつて前記絶縁膜を島状に残
存させるように前記絶縁膜を除去する工程と、 前記浅い溝の中に前記pn接合を露出させる深
さを有する深い溝を形成する工程と を含むものである特許請求の範囲第１項記載のガ
ラス被覆半導体チツプの製造方法。 ３ 前記溝を形成し、且つ前記絶縁膜を除去する
工程は、 前記絶縁膜を島状に残存させるように前記絶縁
膜のみを除去する工程と、 前記絶縁膜を除去した領域内に前記pn接合を
露出させるように溝を形成する工程と を含むものである特許請求の範囲第１項記載のガ
ラス被覆半導体チツプの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24602385A JPS62105427A (ja) | 1985-11-01 | 1985-11-01 | ガラス被覆半導体チツプの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24602385A JPS62105427A (ja) | 1985-11-01 | 1985-11-01 | ガラス被覆半導体チツプの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105427A JPS62105427A (ja) | 1987-05-15 |
| JPH0262944B2 true JPH0262944B2 (ja) | 1990-12-27 |
Family
ID=17142295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24602385A Granted JPS62105427A (ja) | 1985-11-01 | 1985-11-01 | ガラス被覆半導体チツプの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62105427A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287229A (ja) * | 1988-05-12 | 1989-11-17 | Tanaka Kikinzoku Kogyo Kk | 貴金属の回収方法 |
-
1985
- 1985-11-01 JP JP24602385A patent/JPS62105427A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62105427A (ja) | 1987-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4179794A (en) | Process of manufacturing semiconductor devices | |
| US4899199A (en) | Schottky diode with titanium or like layer contacting the dielectric layer | |
| JPH0222869A (ja) | 対称阻止高降伏電圧半導体デバイスとその製造方法 | |
| US3913217A (en) | Method of producing a semiconductor device | |
| EP0046316B1 (en) | Semiconductor devices and their manufacture | |
| JPH0728044B2 (ja) | ガラス被覆半導体チツプの製造方法 | |
| JP2000294805A (ja) | ショットキバリアダイオード及びその製造方法 | |
| JPH0262944B2 (ja) | ||
| JPS584815B2 (ja) | 半導体装置の製造方法 | |
| US4220963A (en) | Fast recovery diode with very thin base | |
| US4320571A (en) | Stencil mask process for high power, high speed controlled rectifiers | |
| JPH0249732Y2 (ja) | ||
| JPS63313859A (ja) | メサ型半導体装置及びその製造方法 | |
| JPS5851413B2 (ja) | ハンドウタイソウチノ セイゾウホウホウ | |
| JPH03165541A (ja) | 半導体装置の製造方法 | |
| JPS5836495B2 (ja) | 半導体装置の製造方法 | |
| JPS61253830A (ja) | 半導体装置の製造方法 | |
| JPH03245536A (ja) | 半導体装置の製造方法 | |
| JPS61240679A (ja) | シヨツトキ−バリヤ型半導体装置およびその製造方法 | |
| JPH0638510B2 (ja) | ダイオ−ドアレイの製造方法 | |
| JPS6118869B2 (ja) | ||
| JPS59100563A (ja) | メサ型半導体装置の製造方法 | |
| JPS5951150B2 (ja) | 逆メサ型半導体装置の製法 | |
| JPH06151884A (ja) | 半導体装置とその製造方法 | |
| JPS61253829A (ja) | 半導体装置の製造方法 |