JPH03165561A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体記憶装置及びその製造方法に関する
。さらに詳しくは、スタティック型ランダムアクセスメ
モリ（以下、ＳＲＡＭと標記）セルの改良に関する。

（ロ）従来の技術 現在、ＳＲＡＭセルは、高抵抗負荷型が主流となってい
る。高抵抗負荷型セルは、第１０図（ａ）に示すように
、４個のトランジスタ（Ｑｌ〜Ｑ４）と２個の高抵抗負
荷（Ｒ１，Ｒ２）から構成される。アクセストランジス
タＱｌとＱ２は、嵜価蓄積容量のノードをそれぞれＢＬ
及びＢＬに結合する。等価蓄積容量自体は、２つの相互
接続されたインバータからなるフリップフロップ回路で
構成されており、各インバータは、それぞれトランジス
タＱ３と負荷抵抗Ｒ１，トランジスタＱ４と負荷抵抗Ｒ
２とからなっている。第１θ図（ｂ）に示すようにトラ
ンジスタ３２　（Ｑｌ、Ｃ２，Ｃ３゜Ｑ　４　）は半導
体基板３１中に形成されたバルク素子である。一方、負
荷抵抗３４ａ　（Ｒ１，Ｒ２）は面積縮小と高密度実現
のため、これらバルク素子の上部に誘電体３３を介して
堆積したポリシリコン層３４に形成される。

近年、ポリシリコン抵抗をポリシリコンＭＯＳトランジ
スタに置き換えたセル構造が提案されている。これら新
しいセル構造の公知の例では、第２図（ａ）（ｂ）に示
すように、下層のトランジスタとその上に堆積したポリ
シリコントランジスタが同一のゲート電極４０を共有す
る構造を有し、ゲート電極４０の上にポリシリコントラ
ンジスタ活性層４１を設ける構造が採用されている。

（ハ）発明が解決しようとする課題 以下にこれら２種類のセル構造ら含め、従来技術の間麗
点について述べろ。

（１）電池駆動を要求されるＳ　ＲＡ　Ｍの応用分野で
は、スタンバイ状態での電力消費を極力低減する必要が
あり、スタンバイ電流値をＩｕＡレベルに抑えることが
要求される。！Ｍビット以上の大容量ＳＲＡＭの場合、
電源電圧３〜５Ｖを仮定すると、ポリシリコン抵抗負荷
型では１０１３ｏ　ｈｍオーダーの極めて高い負荷抵抗
が必要となり、高精度でその抵抗値を得ることが、素子
の微纏化に伴って技術的に困難となる。同時に、このよ
うな高抵抗負荷を用いた場合、そこで供給される電流値
は３・Ｉ（Ｉ”Ａ程度と極めて小さ（なり、以下に述べ
るようにノイズマージン、ソフトエラー等の点で多（の
制約が生じる。

（２）ＳＲＡＭの動作状態を考えると、読み出しサイク
ルにおいて、メモリーセルは、アクセストランジスタに
より、セルノードとは異なる電位状態にあるビット線と
接続され、ビット線とセル間に電荷分配が生じる。その
結果、例えば、ｒｌＪ状態で電源電圧ＶＤＤに近い電圧
にあったセルの電位は、ビット線容量かメモリーセル容
量よりずっと大きいために、接続されたビット線の電圧
に近い電位へと低下する。

メモリーセルの負荷素子（注：従来型ではポリシリコン
抵抗）は、読み出し後のセル電位を初期の電位に回復す
るための電荷を供給する役割を果たす。この時の回復時
間は、負荷素子に供給されろ電流に比例し、再充電の時
定数は次式で示される。

Ｔ＝ＣＮＸＲＣ１ｌ：メモリーセルノードの等価容量（
１ＭＳＲＡＭで５−１０ｆＦ） Ｒ：高抵抗負荷の抵抗値 再充電の時定数はＲ＝１０”ｏｈｍではＴ＝０．１ｓｅ
ｃとなる。通常、メモリーセルが次にアクセスされるま
での間の平均時間は１ｍ５ｅｃ程度であるため、この時
間内にはセル電圧が回復しないことになり、雑音による
擾乱に敏感となってノイズマージンか低下する。

（３）次に、アルファー線のソフトエラーの問題を考え
る。メモリーセルの縮小に伴って、セルの蓄積容量ら減
少し、アルファー線ソフトエラーが生じ易くなる。蓄積
データの破壊を誘発させる臨界電荷量は、第９図の簡単
な回路モデルを用いて次式で示される。

Ｑｃ、、ｌ＝　Ｖｈｘ　Ｃｓ／　（１−ｒ　１．、−／
　Ｉ　−）■ｈ＝アルファー線入射時にｒＮを蓄 積しているノードの電圧 ＣＮ：メモリーセルの等価蓄積容量 ■１゜、ｄ：負荷素子からの供給電流 ！、：アルファー線誘線型起 電流抗負荷型セルでは、■」。、ａ　（ｔ、であり、ま
た、（３）で述べたようにＶｈの平均値は電源電圧ｖＤ
Ｄより小さく、Ｑ　Ｃｆ　ｌ　Ｉが小さくなる。その結
果、特に高速動作状態でのソフトエラー耐性が低下する
。

（４）これに対し、ポリシリコンＭＯＳトランジスタを
負荷素子に用いたメモリーセルでは、ＯＮ電流が高抵抗
負荷型に比べて大きくできるため、再充電時間を大幅に
短縮でき、デバイスの安定性を向上できる。従って、こ
の方法は、高速でノイズマージンの大きいＳＲＡＭ、及
び低消費電力のＳＲＡＭを構成する有効な方法である。

しかし、ポリシリコンＭＯＳトランジスタを用いた公知
のＳ　ＲＡ　Ｍでは、これらトランジスタのチャネルは
ホトレジストマスクによって位置決めされており、特に
、サブミクロンに及ぶ微細トランジスタを考えた場合、
チャネルを下層に存在するゲート電極に合わけて位置決
めすることが困難である。すなわち、バルクトランジス
タとポリシリコントランジスタがゲート電極４０を共有
する、メモリーセルは、第１１図（Ｃ）に示すようにバ
ルクのＮＭＯＳトランジスタに最小チャンネル長し、、
を用いた場合、位置合わせのマージンはおおよそＤ　Ｍ
　＝Ｌ　ｆｉ／２となる。従って、ポリシリコンＭＯＳ
トランジスタのチャネルのうち、ゲートによって制御さ
れる部分の長さは０からＬｎまで変動し、特性ばらつき
を生じて動作可能なデバイスを作製することが困難とと
なり、所望の縮小化には限界がある。

この発明は、上述の問題を解決するためになされた乙の
であって、インバータを構成するポリシリコントランジ
スタのチャネル位置のばらつきを解消し、所要面積が小
さく高集積化に適し、高速応答性、低消費電力、雑音耐
性、ソフトエラー耐性に優れ、かつ特性ばらつきのない
ＳＲＡＭからなる半導体記憶装置を提供しようとするも
のである。

（ニ）課題を解決するための手段 この発明によれば、２つのインバータが相互に接続され
てなるフリップフロップ回路とこのフリップフロップ回
路のノードをビット線に接続する２つのＭＯＳアクセス
トランジスタとからなるスタティック型ランダムアクセ
スメモリセルを存する半導体記憶装置において、前記イ
ンバータが、半導体基板中に形成されたバルクトランジ
スタと、このトランジスタの第１のゲート電極上に第１
の絶縁膜、ポリシリコン活性層、第２の絶縁膜及び第２
のゲート電極の層が順次積層され前記トランジスタと相
捕的に形成されたポリシリコントランジスタとからなる
半導体記憶装置が提供されろ。

この発明においては、インバータが、半導体基板中に形
成されたバルクトランジスタと、このトランジスタのゲ
ート電極上に第１の絶縁膜、ポリシリコン活性層、第２
の絶縁膜及び第２のゲート電極の層を順に堆積し前記バ
ルクトランジスタと相捕的に形成さたポリシリコントラ
ンジスタとからなる。

このインバータは、高集積化に適し、高速応答性、低消
費電力、雑音耐性、ソフトエラー耐性に優れ、かつ特性
ばらつきのないＳＲＡＭセルを構成しうるフリップフロ
ップ回路を形成するためのものであって、半導体基板中
に形成されたバルクトランジスタとこのトランジスタの
ゲート電極上に相捕的に形成されたポリシリコントラン
ジスタとからなる。

前記バルクトランジスタは、半導体基板上に、第１のゲ
ート電極を形成し、このゲート電極をマスクとして半導
体基板内に不純物をドーピングすることによってソース
とドレインを形成して作製することができる。前記ポリ
シリコントランジスタは、このバルクトランジスタのゲ
ート電極の上に第１の絶縁膜、ポリシリコン活性層、第
２の絶縁膜及び第２のゲート電極の層を順に堆積して作
製することができる。

まＬｌこのポリシリコントランジスタは、第１の絶縁層
により、コンタクト部を除いて、バルク素子から絶縁さ
れており、ポリシリコン活性層中にソース・ドレイン及
びチャネルを有し、下部のバルクトランジスタと共用す
る第１のゲート′ｒ１１極と上部の第２のゲート電極と
の２つのゲート電極を有して構成されている。

ポリシリコン活性層を挟む第１及び第２のゲート電極は
、相互に接続して同電位とし、ポリシリコン活性層の誘
起電荷や電位分布を制御することができる。このような
構成をとることにより、ポリシリコントランジスタの高
電流駆動能力化及び短チヤネル効果の低減が可能となり
、大容量の該半導体記憶装置においても、雑音耐性の向
上と低スタンバイ電流化が可能となる。また、上記構造
によりメモリーセルの等価蓄積容量Ｃ，ｌを増加させる
。これと１１゜４ｄ向上によりアルファー線ソフトエラ
ー耐性を向上させることができる。

第１び第２のゲート電極は、例えばＮ型またはＰ型の不
純物を高濃度にドープしたボリシリコンや高融点金属、
シリサイドあるいはそれらの複合層を、通常１０００〜
５ｏｏｏ　人の膜厚に形成して作製することができる。

ゲート電極の幅（ゲート長に対応する長さ）は、第１の
ゲート電極か、通常０．５〜２．０μ１１第２のゲート
電極が、通常０．５〜３．０μＩてあり、低消費電力素
子では第１ゲート電極の幅に対して第２ゲート！極の幅
を長く形成し、第１のゲート電極に対してオフセット構
造をとることにより、リーク電流の低減を図ることがで
きる。

ただし、高速素子では、このような構造には限定されな
い。

第１及び第２の絶縁膜は、例えば熱酸化法、ＣＶＤ法等
から適宜選択した方法によって、例えばＳｉｎ、膜、Ｓ
ｉＮ膜あるいはこれらの複合膜等を、通常１００−１０
００人の膜厚になるように形成して作成することができ
る。ポリシリコン活性層は、例えばＬＰＣＶＤ法、ＡＰ
ＣＶＤ法等ニヨッて、ポリシリコン層は又はアモルファ
スシリコン層を、通常１００〜１０００人の膜厚になる
ように堆積し、アモルファスシリコン層の場合はこれを
熱処理によって多結晶化して作製することができる。

このポリシリコン活性層は、この上に第２の絶縁膜を介
して形成される第２のゲート電極をマスクとしてこのポ
リシリコン活性層の中に、例えばイオン注入法等によっ
て不純物をドーピングすることによって自己整合的にソ
ースとドレイン領域を形成することができる。自己整合
マスクを用いろ方法は、微細化に対応した制御性の高い
デバイス作成を可能とすることができる。

次に、図面を用いてこの発明を具体的に説明する。

この発明のスタティック型ランダムアクセスメモリーセ
ルは、第１図（ａ）（ｂＸｃ）に示すように、フリップ
フロップ回路のそれぞれのインバータ構成するバルクト
ランジスタ３とポリシリコントランジスタ４又はバルク
トランジスタ８とポリシリコントランジスタ９とのｌ対
は、互いに上下に重ね合わされて半導体基板ｌの上に形
成される。バルクトランジスタ３（又は８）の第１のゲ
ート電極５（又は＋１）はポリシリコントランジスタ４
（又は９）の下側のゲート電極をも構成している。

同時に該ゲート１１極５はコンタクト部７においてポリ
シリコントランジスタ４の上側の第２のゲート電極６と
もう１つのインバータを構成するポリシリコントランジ
スタ９のドレイン領域を介して接続されている。同様に
コンタクト部！０においては、ポリシリコントランジス
タ９の上下のゲートｉａｉがポリシリコントランジスタ
４のドレイン領域を介して接続されている。従って、第
１のゲート電極３（又は１１）は第２のゲート電極６（
又は１２）と同電位にある一対のゲート電極として機能
し、これらのゲート電極とそれらに挟まれたポリシリコ
ン活性層１３とからなるポリシリコントランジスタ４（
又は９）の特性向上に役立てられる。

更に、アクセストランジスタ２が、半導体基板ｉ中に形
成され、ポリシリコン活性層を用いて形成されたビット
線１４にコンタクト部で接続される。バルクトランジス
タ３（又は８）のソース等への接続を行うための接地ラ
イン形成用の金属配線層などが形成される。更に、半導
体基板中に形成されたアクセストランジスタ２，２°が
それらのソースでビット線ＢＬおよびＢＬに接続され、
ドレインでメモリーセルのプルダウン用バルクトランジ
スタ３．８のドレインに接続され、第１図（ｄ）に示す
ようにスタティック型ランダムアクセスメモリセルを形
成し、半導体記憶装置を構成することができる。

（ホ）作用 バルクトランジスタの第１のゲート電極上に、第１の絶
縁膜、ポリシリコン活性層、第２の絶縁層を介して形成
された第２のゲート電極が第１のゲート電極と対になっ
てポリシリコントランジスタのゲート電極を構成し、第
２のゲート電極をマスクとして自己整合的に形成された
ソース、ドレイン及びチャネルの誘起電荷及び電位分布
を制御する。

（へ）実施例 この発明の半導体記憶装置を実現するＭＯＳプロセスの
実施例を図面を用いて説明する。

まず第２図に示すようにシリコン基板２１上に、通常の
ＭＯＳプロセスを用いてゲート電極２２（ポリシリコン
）を形成し、シリコン基板中に不純物をドーピングして
バルクＮｃｈ、ポリシリコンゲートトランジスタ２２Ａ
を形成する。

次に、第３図に示すように、ＣＶＤ酸化膜２３（膜厚５
００人）を杉成し、ホトエツチング法によりコンタクト
ホール２４を開口する。

次に、第４図に示すようにこの上に再びポリシリコン層
（ＩＩＩ厚１０００人）を［、ＰＣＶＤ法で堆積し、ホ
トエツチング法によりポリシリコントランジスタの活性
層２５を形成する。

次に、第５図に示すようにポリシリコントランジスタの
ゲート絶縁膜２６となるＣＶＤ酸化膜（膜厚３００人）
を堆積し、ホトエツチング法によりコンタクトホール２
７を開口する。

次に、第６図に示すようにポリシリコン層（２５００人
）を堆積し、ホトエツチング法によりポリシリコントラ
ンジスタのゲート電極２８（ＰＭＯＳＴＦＴ　　ＧＡＴ
Ｅ）を形成する。

次に、第７図に示すようにボロン２９のイオン注入によ
りポリシリコントランジスタのソース３０とドレイン３
１の領域を自己整合的に形成する。

次に、第８図に示すように絶縁層３２．３２ａと金属配
線層の堆積及びホトエツチングを繰り返してｌＮ又は２
層の金属配線層３３．３３ａを形成し、素子を完了する
。なお、絶！ｉ眉としてはＣＶＤ５ｉＯ＊を用いる。こ
の後、ポリシリコントランジスタの特性改善のため水素
プラズマ雰囲気中２０（１〜４００℃でアニールを行う
。

なお、メモリーセルを構成するトランジスタについては
、ポリシリコントランジスタにはリーク電流の少ないＰ
ｃｈ、が好ましく、これに伴ってバルクトランジスタは
Ｎ　ｃ　ｈ　、を用いることが好ましいが、本発明はこ
れに限定されるものではない。

（ト）発明の効果 この発明は、インバータを構成するポリシリコントラン
ジスタのチャネル位置のばらつきを解消することができ
、所要面積が小さく高集積化に適し、高速あるいは低消
費電力で、かつノイズマージンやソフトエラー耐性のす
ぐれた半導体記憶装置を提供することができろ。また、
この技術は、半導体技術への波及効果が極めて大きい。

【図面の簡単な説明】

第１図は、この発明の半導体記憶装置の説明図、第２図
〜第８図は、この発明の実施例で作製した半導体記憶装
置の製造工程説明図、第９図は、α線ソフトエラーの説
明図、第１θ図〜第２図は従来の半導体記憶装置の説明
図である。 【・・・・・・半導体基板、 ２．２°・・・・・・アクセストランジスタ（バルクト
ランジスタ）、 ３・・・・・・バルクトランジスタ、 ４・・・・・・ポリシリコントランジスタ、５・・・・
・・第１のゲート電極、 ６・・・・・第２のゲート電極、７・・・・・・コンタ
クト部、８・・・・・・バルクトランジスタ、 ９・・・・・・ポリシリコントランジスタ、１０・・・
・・・コンタクト部、 １１・・・・・・第１のゲート電極、 １２・・・・・・第２のゲート電極、 １３・・・・・・ポリシリコン活性層、２【・・・・・
・シリコン基板、 ２２・・・・・・ゲート電極、 ２２Ａ・・・・・・バルクＮｃｈ、シリコンゲートトラ
ンジスタ、 ２３・・・・・・ＣＶＤ酸化膜、 ２４・・・・・・コンタクトホール、 ２５・・・・・・ポリシリコントランジスタの活性層、
２６・・・・・・ゲート絶縁膜、 ２７・・・・・・コンタクトホール、 ２８・・・・・・ポリシリコントランジスタのゲート電
極、 ２９・・・・・・ボロン、３０・・・・・・ソース、３
！・・・・・・ドレイン、３２，３２ａ・・・・・・絶
縁層、３３．３３ａ・・・・・・金属配線層。 第 １ 図 （ａ） 第 図 （ｂ） 第 図 （Ｃ） 第 図 （ｄ） 第 図 （ａ） 第 図 （ａ） 竺４図（ａ） 図 （ａ） 第 図 （１）） 第 図 （ｂ） 第 （ｂ） 図 （ｂ） 第 ９ 図 （ａ） 第 図 （ｂ） 第１０図 （ａ） ＯＤ 第７０図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、２つのインバータが相互に接続されてなるフリップ
   フロップ回路とこのフリップフロップ回路のノードをビ
   ット線に接続する２つのＭＯＳアクセストランジスタと
   からなるスタティック型ランダムアクセスメモリセルを
   有する半導体記憶装置において、 前記インバータが、半導体基板中に形成されたバルクト
   ランジスタと、このトランジスタの第１のゲート電極上
   に第１の絶縁膜、ポリシリコン活性層、第２の絶縁膜及
   び第２のゲート電極の層が順次積層され前記トランジス
   タと相補的に形成されたポリシリコントランジスタとか
   らなる半導体記憶装置。 ２、請求項１の半導体記憶装置の製造において、ポリシ
   リコントランジスタのソース及びドレイン領域が、第２
   のゲート電極をマスクとして自己整合的なドーピングに
   よつて形成されることを特徴とする半導体記憶装置の製
   造方法。