JPH03167699A - 全波整流及び積分処理機能を有する切り替えコンデンサ付きｍｏｓ集積回路 - Google Patents
全波整流及び積分処理機能を有する切り替えコンデンサ付きｍｏｓ集積回路Info
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- JPH03167699A JPH03167699A JP2278883A JP27888390A JPH03167699A JP H03167699 A JPH03167699 A JP H03167699A JP 2278883 A JP2278883 A JP 2278883A JP 27888390 A JP27888390 A JP 27888390A JP H03167699 A JPH03167699 A JP H03167699A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、交流入力信号即ち基準値に関して正および負
の振幅をとりラる信号の（全波）整流および積分処理の
ための回路に関する。
の振幅をとりラる信号の（全波）整流および積分処理の
ための回路に関する。
［従来技術及びその課題］
ノイズによって大きく影響され、例えば困難な環境のも
とで動作するセンサによって発生される交流信号を検出
するためρ装置には、基本的な構或要素としての全波整
流器およびインテグレー夕を含む回路が使用されている
。このような回路は、例えば、同じ出願人の名前による
先の特許出願６７ ８ ４ ６−Ａ／８ ９に説明した
ように、オットーエンジンにおけるピンキングを検出す
るための装置に使用されている。
とで動作するセンサによって発生される交流信号を検出
するためρ装置には、基本的な構或要素としての全波整
流器およびインテグレー夕を含む回路が使用されている
。このような回路は、例えば、同じ出願人の名前による
先の特許出願６７ ８ ４ ６−Ａ／８ ９に説明した
ように、オットーエンジンにおけるピンキングを検出す
るための装置に使用されている。
添付の図面の第１図にはこのような回路装置が図示され
ており、該装置は圧電加速度計センサＳを有しており、
該センサの信号はバンドパスフィルタｌ１そして次ぎに
全波整流器２で処理され、さらにプリセットされた時間
周期Ｔａの周期で動作されるインテグレータ３で処理さ
れる。この出願では、インテグレータ３による出力信号
■０が、ピンキングに典型的な共振周波数領域でのセン
サ信号の強さに関する情報を提供する。
ており、該装置は圧電加速度計センサＳを有しており、
該センサの信号はバンドパスフィルタｌ１そして次ぎに
全波整流器２で処理され、さらにプリセットされた時間
周期Ｔａの周期で動作されるインテグレータ３で処理さ
れる。この出願では、インテグレータ３による出力信号
■０が、ピンキングに典型的な共振周波数領域でのセン
サ信号の強さに関する情報を提供する。
第１図の回路１ないし３における典型的な問題点は、イ
ンテグレー夕の入力信号に作用する不可避のオフセット
電圧とインテグレータ自体に発生するオフセット電圧と
の積分であり、この積分によって出力信号の飽和状態が
引き起こされることもあり得る。このためにロウオフセ
ットのｙｔＥ要素を使用すること、またはオフセットを
自動的に解消する技術を使用することが必要とされる。
ンテグレー夕の入力信号に作用する不可避のオフセット
電圧とインテグレータ自体に発生するオフセット電圧と
の積分であり、この積分によって出力信号の飽和状態が
引き起こされることもあり得る。このためにロウオフセ
ットのｙｔＥ要素を使用すること、またはオフセットを
自動的に解消する技術を使用することが必要とされる。
このような装童は、第ｌ図を参照して、別々の構成要素
を用いた従来の回路装置によって構戊可能である。しか
し、以下の記述は、特にＣＭＯＳ技法により、また特に
切り替えコンデンサを有する型の回路装置を使用するこ
とにより回路を集積されＩ；形状で生産することを可能
にする解決法に関する説明である。
を用いた従来の回路装置によって構戊可能である。しか
し、以下の記述は、特にＣＭＯＳ技法により、また特に
切り替えコンデンサを有する型の回路装置を使用するこ
とにより回路を集積されＩ；形状で生産することを可能
にする解決法に関する説明である。
添付図面の第２図は、集積形状で生産可能な切り替えコ
ンデンサを有する回路装置を使用した第１．ＩＪの整流
器とイ〉テグレータの実施例を示す。
ンデンサを有する回路装置を使用した第１．ＩＪの整流
器とイ〉テグレータの実施例を示す。
この実施例では整流器回路２は入力部Ｉを有し、さらに
入力信号Ｖｉｎの極性を決定するための回路ｌＯと増幅
器回路１ｌとを有している。
入力信号Ｖｉｎの極性を決定するための回路ｌＯと増幅
器回路１ｌとを有している。
極性決定回路ｌＯは、
比較器Ｃｏｔと、
入力端子ｌと比較器Ｃ○１の反転入力部との間に介在す
るコンデンサｃｔと、 入力端子Ｉに対向するＣ１のプレートとアース間および
入力端子■とコンデンサＣｌ間にそれぞれ介在する第ｌ
および第２制御スイッチＳ１およびＳ２と、 比較器ＣＯＩの反転入力部と出力部との間に介在する第
３制御スイッチＳ３と、 比較器Ｃｏｔの出力と２個の出力ＡＳＡを有するフリッ
プフロツブ回路１２の入力との間に介在する制御スイソ
チＳ１０，とを有している。
るコンデンサｃｔと、 入力端子Ｉに対向するＣ１のプレートとアース間および
入力端子■とコンデンサＣｌ間にそれぞれ介在する第ｌ
および第２制御スイッチＳ１およびＳ２と、 比較器ＣＯＩの反転入力部と出力部との間に介在する第
３制御スイッチＳ３と、 比較器Ｃｏｔの出力と２個の出力ＡＳＡを有するフリッ
プフロツブ回路１２の入力との間に介在する制御スイソ
チＳ１０，とを有している。
動作に関しては、スイッチＳｌ，Ｓ３およびＳ２．５１
０はそれぞれ２種のクロック信号φ１およびψ２により
オン／オフ方式で操作され、該クロック信号は、第３図
の対応する波形で示すように同じ周波数を有しているが
位相はずれており、それぞれの動作期間（オン期間即ち
関連するスイッチが閉じられｔ；期間）は交互に発生し
重なることはない。当業者にとってはすぐに確認される
ように、もし入力信号Ｖｉｎが正（負）の極性のときは
フリップフロップ１２の出力信号Ａのレベルは”ｌ”（
”Ｏ”）となる。
０はそれぞれ２種のクロック信号φ１およびψ２により
オン／オフ方式で操作され、該クロック信号は、第３図
の対応する波形で示すように同じ周波数を有しているが
位相はずれており、それぞれの動作期間（オン期間即ち
関連するスイッチが閉じられｔ；期間）は交互に発生し
重なることはない。当業者にとってはすぐに確認される
ように、もし入力信号Ｖｉｎが正（負）の極性のときは
フリップフロップ１２の出力信号Ａのレベルは”ｌ”（
”Ｏ”）となる。
増幅器回路１１は、
アース接続された非反転入力部を有する演算増幅器Ａｌ
と、 入力端子■と増幅器Ａｌの反転入力部との間に介在する
コンデンサＣ２と、 増幅器ＡＩの反転入力部と出力部との間に介在するコン
デンサＣ３と、 コンデンサＣ２に接続された２個の制御スイッチＳ４お
よびＳ５と、 更に、それぞれ入力部ＩとスイッチＳ４との間および入
力ｓＩとスイッチＳ５との間に配置された２個の制御ス
イッチＳ６およびＳ８と、更に、スイッチＳ４と５６と
の接続点とアース間およびスイッチＳ５とＳ８との接続
点とアース間にそれぞれ接続された２個の制御スイッチ
５７ＢよびＳ９と、 コンデンサＣ３とそれぞれ直列および並列に接続された
更に２個の制御スイッチ５１２およびＳｌ３と、 更にまた、コンデンサ，３とスイッチＳ１２との接続点
とアース間に配置された制御スイッチＳｌｌ、とを有し
ている。
と、 入力端子■と増幅器Ａｌの反転入力部との間に介在する
コンデンサＣ２と、 増幅器ＡＩの反転入力部と出力部との間に介在するコン
デンサＣ３と、 コンデンサＣ２に接続された２個の制御スイッチＳ４お
よびＳ５と、 更に、それぞれ入力部ＩとスイッチＳ４との間および入
力ｓＩとスイッチＳ５との間に配置された２個の制御ス
イッチＳ６およびＳ８と、更に、スイッチＳ４と５６と
の接続点とアース間およびスイッチＳ５とＳ８との接続
点とアース間にそれぞれ接続された２個の制御スイッチ
５７ＢよびＳ９と、 コンデンサＣ３とそれぞれ直列および並列に接続された
更に２個の制御スイッチ５１２およびＳｌ３と、 更にまた、コンデンサ，３とスイッチＳ１２との接続点
とアース間に配置された制御スイッチＳｌｌ、とを有し
ている。
動作に関しては、スイソチＳ４およびＳ１２はクロック
または位相信号φｌにより動作され、一方スイッチＳ５
，Ｓｌｌおよび５１３は位相信号φ２により動作される
。スイッチ５７およびＳ８はフリップフロップ１２の出
力Ａにより動作され、一方スイッチＳ６およびＳ９はフ
リツプ７ロツプの出力Ａにより動作される。
または位相信号φｌにより動作され、一方スイッチＳ５
，Ｓｌｌおよび５１３は位相信号φ２により動作される
。スイッチ５７およびＳ８はフリップフロップ１２の出
力Ａにより動作され、一方スイッチＳ６およびＳ９はフ
リツプ７ロツプの出力Ａにより動作される。
入力信号Ｖｉｎが正の極性のときは、フリツプ７ロップ
１２の出力ＡおよびＡはスイッチＳ６．Ｓ７，Ｓ８およ
びＳ９を制御し、演算増幅器Ａｔは非反転増幅器として
接続され、即ち、位相信号ψ２の各”オン”期間中にコ
ンデンサＣ２は信号Ｖｉｎをサンプリング処理し、一方
、次の信号ψ１の各”オン”期間ごとにコンデンサＣ２
はその電荷を出力する。信号Ｖｉｎが負の極性のときに
は、スイッチＳ６，Ｓ７，Ｓ８およびＳ９は演算増幅器
Ａｌが反転増幅器を構或するように制御され、即ちこの
場合には、コンデンサＣ２は位相φｌの各”オン”期間
ごとに信号Ｖｉｎをサンプリング処理しそれ自体の電荷
を出力する。
１２の出力ＡおよびＡはスイッチＳ６．Ｓ７，Ｓ８およ
びＳ９を制御し、演算増幅器Ａｔは非反転増幅器として
接続され、即ち、位相信号ψ２の各”オン”期間中にコ
ンデンサＣ２は信号Ｖｉｎをサンプリング処理し、一方
、次の信号ψ１の各”オン”期間ごとにコンデンサＣ２
はその電荷を出力する。信号Ｖｉｎが負の極性のときに
は、スイッチＳ６，Ｓ７，Ｓ８およびＳ９は演算増幅器
Ａｌが反転増幅器を構或するように制御され、即ちこの
場合には、コンデンサＣ２は位相φｌの各”オン”期間
ごとに信号Ｖｉｎをサンプリング処理しそれ自体の電荷
を出力する。
インテグレータ３は、
アース接地された非反転入力部を有する演算増幅器Ａ２
と、 増幅器Ａ２の反転入力部と増幅器Ａｌの出力部との間お
よび増幅器Ａ２の反転入力部と出力部との間にそれぞれ
接続された２個のコンデンサＣ４およびＣ５と、 コンデンサＣ５と直列接続された２個の制御スイッチＳ
ｌ６および５１９と、 増幅器Ａ２の出力部と反転入力部との間に互いＣこ並列
状に接続された更に２個の制御スイッチＳｌ７および５
１８と、 増幅器Ａｔの出力部とコンデンサＣ４との間およびスイ
ッチ５１４とコンデンサ０４間の接続部とアース間にそ
れぞれ接続された更に２個の制御スイッチＳｌ４および
５１５、とを有している。
と、 増幅器Ａ２の反転入力部と増幅器Ａｌの出力部との間お
よび増幅器Ａ２の反転入力部と出力部との間にそれぞれ
接続された２個のコンデンサＣ４およびＣ５と、 コンデンサＣ５と直列接続された２個の制御スイッチＳ
ｌ６および５１９と、 増幅器Ａ２の出力部と反転入力部との間に互いＣこ並列
状に接続された更に２個の制御スイッチＳｌ７および５
１８と、 増幅器Ａｔの出力部とコンデンサＣ４との間およびスイ
ッチ５１４とコンデンサ０４間の接続部とアース間にそ
れぞれ接続された更に２個の制御スイッチＳｌ４および
５１５、とを有している。
動作に関しては、スイノチ５１４およびＳ１７は位相信
号φｌにより制御，され、一方、スインチＳｌ５および
Ｓ１６は位相信号φ２により制御される。
号φｌにより制御，され、一方、スインチＳｌ５および
Ｓ１６は位相信号φ２により制御される。
スイッチＳ１８およびＳ２０は信号Ｒにより制御され、
該信号Ｒは通常レベル”ｌ”であり、インテグレータ３
が積分処理するのに必要な期間に相当する時間間隔Ｔａ
の間はロウレベルとなる。この信号Ｒは、位相信号φｌ
およびψ２と同様、第２図に概略図示する制御回路ＣＵ
により発生されるが、その詳細な説明に関しては本発明
の記述の主要目的ではない。
該信号Ｒは通常レベル”ｌ”であり、インテグレータ３
が積分処理するのに必要な期間に相当する時間間隔Ｔａ
の間はロウレベルとなる。この信号Ｒは、位相信号φｌ
およびψ２と同様、第２図に概略図示する制御回路ＣＵ
により発生されるが、その詳細な説明に関しては本発明
の記述の主要目的ではない。
信号Ｒの波形の一例を第３図に図示する。
ところで、インテグレータ３のスイッチＳ１９は信号Ｒ
と相補的な信号Ｒによって動作される。
と相補的な信号Ｒによって動作される。
以上の説明から明らかなように、動作において、整流器
２は信号ψｌの”オン“期間ごとに出力信号を発生し、
即ちこれらオン期間ごとにインテグレータ３は、増幅器
Ａ２を電圧フォロワ構戊に配置するスイッチＳｌ７によ
ってそれ自体のオフセット電圧をゼロにする。位相ψｌ
の”オン”期間ごとに、インテグレータ３はコンデンサ
Ｃ４によって整流器２により出力された電圧をサンプリ
ング処理する。コンデンサＣ５は積分および記憶素子と
して動作する。また、コンデンサＣ５は、リセノト信号
Ｒと積分信号Ｒとによって制御されるスイ７チ５１８．
Ｓ１９．および５２０によって積分期間Ｔａの終了時
点においてのみ放電処理される。
２は信号ψｌの”オン“期間ごとに出力信号を発生し、
即ちこれらオン期間ごとにインテグレータ３は、増幅器
Ａ２を電圧フォロワ構戊に配置するスイッチＳｌ７によ
ってそれ自体のオフセット電圧をゼロにする。位相ψｌ
の”オン”期間ごとに、インテグレータ３はコンデンサ
Ｃ４によって整流器２により出力された電圧をサンプリ
ング処理する。コンデンサＣ５は積分および記憶素子と
して動作する。また、コンデンサＣ５は、リセノト信号
Ｒと積分信号Ｒとによって制御されるスイ７チ５１８．
Ｓ１９．および５２０によって積分期間Ｔａの終了時
点においてのみ放電処理される。
スイッチ５１９およびＳｌ６は、信号Ｒとφ２との結合
（Ａ Ｎ Ｄ）によって制御される単一のスイノチによ
って置き換えることが可能であることは明らかである。
（Ａ Ｎ Ｄ）によって制御される単一のスイノチによ
って置き換えることが可能であることは明らかである。
増幅器ＡＩのオフセット電圧は、位相ψ２のオン期間中
にスイッチＳｌ３によるコンデンサＣ３の放電および電
圧フォロワ構成内に配置された増幅器Ａ１の接続により
打ち消される。
にスイッチＳｌ３によるコンデンサＣ３の放電および電
圧フォロワ構成内に配置された増幅器Ａ１の接続により
打ち消される。
第２図に示す上記解決技法は非常に多くの構或要素を必
要とする。
要とする。
第一に考えられる回路の簡素化は、上記と同じ回路にお
いて整流器とインテグレー夕との機能を合体させること
によって可能であり、これによって第４図に示すように
、演算増幅器を省略している。この第４図では上記構戊
要素は同じ参照符号が付され、入力信号Ｖｉｎの極性を
決定するための回路１０および１２は第２図の構或と全
く同じものである。ところで、入力信号の全波整流と積
分処理は、関連するコンデンサと制御スイソチとを有す
る単一の演算増幅器Ａ１を使用することにより達或され
る。積分制御信号Ｒと同様にクロック信号ψ１およびψ
２は、第３図に例示された波形と同じ波形を有している
。
いて整流器とインテグレー夕との機能を合体させること
によって可能であり、これによって第４図に示すように
、演算増幅器を省略している。この第４図では上記構戊
要素は同じ参照符号が付され、入力信号Ｖｉｎの極性を
決定するための回路１０および１２は第２図の構或と全
く同じものである。ところで、入力信号の全波整流と積
分処理は、関連するコンデンサと制御スイソチとを有す
る単一の演算増幅器Ａ１を使用することにより達或され
る。積分制御信号Ｒと同様にクロック信号ψ１およびψ
２は、第３図に例示された波形と同じ波形を有している
。
コンデンサＣ３は積分および記憶素子として動作し、両
信号ＲおよびＲによって動作されるスイッチ５１９およ
び５２０によって積分期間Ｔａの終了時点においてゼロ
設定される。
信号ＲおよびＲによって動作されるスイッチ５１９およ
び５２０によって積分期間Ｔａの終了時点においてゼロ
設定される。
整流処理および積分処理された信号は増幅器Ａ１の出力
部において利用される。
部において利用される。
第４図にかかる回路はかなり箇素化された構成となって
いるがまだ欠点がある。実際、入力信号Ｖｉｎはそれの
極性に依存する位相信号ψ１、 ψ２のオン期間中にサ
ンプル処理される。このことは信号Ｖｉｎが常に両方の
位相！ｌおよびψ２において使用可能であるということ
が前提条件となっている。いくらかの出願においては、
便利な信号が切り替えコンデンサ装置のクロック期間中
ずっといつも利用可能であるとは限らない。このように
、入力信号をそれの極性に関係なく同じ位相においてサ
ンプル処理することが常に可能であるということは好都
合である。このことはまた、その他の位相期間中におい
ても入力信号Ｖｉｎを発生する回路上流におけるどのよ
うなオフセット電圧を打ち消すことを可能にするもので
ある。この機能は信号が長時間にわたって積分処理され
ねばならないときに特に重要である。実際このような場
合には、入力信号およびそれを処理するための構成要素
（例えば増幅器、比較器等）のオフセント電圧を最小に
することは、装置を確実に正確に機能させるための主要
目的の一つとなる。
いるがまだ欠点がある。実際、入力信号Ｖｉｎはそれの
極性に依存する位相信号ψ１、 ψ２のオン期間中にサ
ンプル処理される。このことは信号Ｖｉｎが常に両方の
位相！ｌおよびψ２において使用可能であるということ
が前提条件となっている。いくらかの出願においては、
便利な信号が切り替えコンデンサ装置のクロック期間中
ずっといつも利用可能であるとは限らない。このように
、入力信号をそれの極性に関係なく同じ位相においてサ
ンプル処理することが常に可能であるということは好都
合である。このことはまた、その他の位相期間中におい
ても入力信号Ｖｉｎを発生する回路上流におけるどのよ
うなオフセット電圧を打ち消すことを可能にするもので
ある。この機能は信号が長時間にわたって積分処理され
ねばならないときに特に重要である。実際このような場
合には、入力信号およびそれを処理するための構成要素
（例えば増幅器、比較器等）のオフセント電圧を最小に
することは、装置を確実に正確に機能させるための主要
目的の一つとなる。
従って、本発明の目的は、入力信号の全波整流および積
分処理が単一の演算増幅器によって達戊され、しかも入
力信号がそれの極性に関係なく同じ位相期間中において
常にサンプル処理される新しい回路装置を提供すること
である。
分処理が単一の演算増幅器によって達戊され、しかも入
力信号がそれの極性に関係なく同じ位相期間中において
常にサンプル処理される新しい回路装置を提供すること
である。
［課題を解決する手段］
本発明によれば、この目的は添付のクレームによって規
定される特徴を有する回路手段によって達成される。
定される特徴を有する回路手段によって達成される。
以下の説明によりより明らかとなるように、本発明にか
かる回路装置は、回路のアクチブな構或要素（比較器、
演算増幅器など）の迷容量およびオフセットに対して感
度が低い。入力信号は、切り替えコンデンサ回路の動作
を規定するクロックの唯一の位相期間中にサンプル処理
される。
かる回路装置は、回路のアクチブな構或要素（比較器、
演算増幅器など）の迷容量およびオフセットに対して感
度が低い。入力信号は、切り替えコンデンサ回路の動作
を規定するクロックの唯一の位相期間中にサンプル処理
される。
本発明のさらなる特徴及び利点は、添付の図面を参照し
て以下に述べる詳細な説明により明らかとなるであろう
。
て以下に述べる詳細な説明により明らかとなるであろう
。
［実施例１
第５図を参照して、本発明にかかる回路装置においては
、入力信号の極性を決定するための回路は、前述の構成
と全く同じ比較回路１０を有しており、該回路ＩＯは好
ましくはＤタイプの７リップ７ロップ回路１２に接続さ
れている。７リップ７ロップのクロック入力は位相信号
ψ２と相補的な信号！＋２により動作される。フリノブ
フロップ１２の出力信号はＱおよびＱで示される。
、入力信号の極性を決定するための回路は、前述の構成
と全く同じ比較回路１０を有しており、該回路ＩＯは好
ましくはＤタイプの７リップ７ロップ回路１２に接続さ
れている。７リップ７ロップのクロック入力は位相信号
ψ２と相補的な信号！＋２により動作される。フリノブ
フロップ１２の出力信号はＱおよびＱで示される。
第５図に示丁回路は２個のマルチブレクサＭＡおよびＭ
Ｂを有しており、各マルチプレクサはそれぞれクロック
信号ψｌおよびφ２を受信するための２個の入力部と１
個の出力端子を有している。
Ｂを有しており、各マルチプレクサはそれぞれクロック
信号ψｌおよびφ２を受信するための２個の入力部と１
個の出力端子を有している。
マルチプレクサＭＡにおいては、２個の制御スイッチＳ
ａおよびｓｂがそれのφｌおよびψ２人力部と出力部と
の間に配置されており、フリップフロップ１２の出力信
号ＱおよびＱにより制御されている。同様に、２個の制
御スイッチＳｃおよびＳｄがマルチプレクサＭＢのφ１
およびψ２人力部と出力部との間に配置されており、そ
れぞれ出力信号ＱおよびＱにより制御されている。
ａおよびｓｂがそれのφｌおよびψ２人力部と出力部と
の間に配置されており、フリップフロップ１２の出力信
号ＱおよびＱにより制御されている。同様に、２個の制
御スイッチＳｃおよびＳｄがマルチプレクサＭＢのφ１
およびψ２人力部と出力部との間に配置されており、そ
れぞれ出力信号ＱおよびＱにより制御されている。
もし信号ψ１およびψ２が第６図に示すような波形を有
しておれば、入力信号Ｖｉｎの極性に依存する波形を有
する２種の信号ψＡおよびφＢがそれぞれマルチプレク
サＭＡおよびＭＢの出力信号として利用される。
しておれば、入力信号Ｖｉｎの極性に依存する波形を有
する２種の信号ψＡおよびφＢがそれぞれマルチプレク
サＭＡおよびＭＢの出力信号として利用される。
実際、もし入力信号Ｖｉｎが正ならば、出力信号Ｑはレ
ベル”Ｏ″となり、信号φＡは信号ψｌと等しく、また
信号ψＢは信号φ２と等しくなる。
ベル”Ｏ″となり、信号φＡは信号ψｌと等しく、また
信号ψＢは信号φ２と等しくなる。
もし信号Ｖｉｎが負の値ならば、第６図に示すように、
出力Ｑはレベル゛ｌ″となり、これによって信号φＡは
信号ψ２と等しくなり、信号φＢは信号φｌと等しくな
る。
出力Ｑはレベル゛ｌ″となり、これによって信号φＡは
信号ψ２と等しくなり、信号φＢは信号φｌと等しくな
る。
第５図を参照して、整流積分回路２および３は、第４図
に示すように配置された単一の演算増幅器ＡＩと関連す
るコンデンサＣ２およびＣ３と制御スイッチ５１２，
３１３， ５１８， ５１９およびＳ２０を有している
。ところで、第５図においては、スイッチＳ１２および
５１３はマルチプレサＭＡおよびＭＢの出力信号により
制御されるということに留意しなければならない。
に示すように配置された単一の演算増幅器ＡＩと関連す
るコンデンサＣ２およびＣ３と制御スイッチ５１２，
３１３， ５１８， ５１９およびＳ２０を有している
。ところで、第５図においては、スイッチＳ１２および
５１３はマルチプレサＭＡおよびＭＢの出力信号により
制御されるということに留意しなければならない。
第５図にかかる回路は以下のように動作する。
積分位相Ｔａの間、信号Ｒはレベル”１″であり、スイ
ッチ３１９は閉状態となり、スイッチ５２０および３１
８は開状態となる。入力信号Ｖｉｎは位相信号ψ２のオ
ン期間中にサンプル処理され、それと同じ期間において
比較回路ＩＯは入力信号の極性を決定する。比較回路１
０の出力信号は位相信号φ２のオン期間のそれぞれの終
了時点（信号ψ２の開始時点）で、７リップ７ロンプ１
２の出力線Ｑ上に出力され、ある期間蓄積される。
ッチ３１９は閉状態となり、スイッチ５２０および３１
８は開状態となる。入力信号Ｖｉｎは位相信号ψ２のオ
ン期間中にサンプル処理され、それと同じ期間において
比較回路ＩＯは入力信号の極性を決定する。比較回路１
０の出力信号は位相信号φ２のオン期間のそれぞれの終
了時点（信号ψ２の開始時点）で、７リップ７ロンプ１
２の出力線Ｑ上に出力され、ある期間蓄積される。
もし入力信号Ｖｉｎが正の極性のときは、マルチプレク
サＭＡおよびＭＢは位相ψＡを位相φ１に、位相ψＢを
位相φ２に一致させる。従って整流積分回路は、入力信
号Ｖｉｎは位相ψｌの期間に非反転モードにおける積分
コンデンサＣ３によって積分処理されるように構戊され
る。
サＭＡおよびＭＢは位相ψＡを位相φ１に、位相ψＢを
位相φ２に一致させる。従って整流積分回路は、入力信
号Ｖｉｎは位相ψｌの期間に非反転モードにおける積分
コンデンサＣ３によって積分処理されるように構戊され
る。
もし入力信号Ｖｉｎが負の極性のときは、マルチブレク
サＭＡおよびＭＢは位相φＡを位相φ２に、位相ψＢを
位相φ１に一致させる。この場合コンデンサＣ２か位相
φ２の期間にサンプル動作をおこない、それの電荷をコ
ンデンサＣ３に搬送し、そしてコンデンサＣ３が反転モ
ードにおいて信号を積分処理する。
サＭＡおよびＭＢは位相φＡを位相φ２に、位相ψＢを
位相φ１に一致させる。この場合コンデンサＣ２か位相
φ２の期間にサンプル動作をおこない、それの電荷をコ
ンデンサＣ３に搬送し、そしてコンデンサＣ３が反転モ
ードにおいて信号を積分処理する。
整流積分回路の出力信号は位相ψＡの期間に増幅器Ａ１
の出力において利用可能である。
の出力において利用可能である。
積分コンデンサＣ３は、積分処理が実行されていない位
相期間、即ち時間間隔Ｔａ以外の期間または信号Ｒがレ
ベル”ｌ”のとき（スイッチ５１８およびＳ２０は閉状
態、Ｓ１９は開状態のとき）、放電処理される。このよ
うに、上記コンデンサは演算増幅器ＡＩの入力電圧がそ
の演算増幅器のオフセットに等しいときに放電処理され
る。このようにしてオフセットは自動的にキャンセル処
理され、次ぎの積分位相においてエラーの発生を防止し
ている。
相期間、即ち時間間隔Ｔａ以外の期間または信号Ｒがレ
ベル”ｌ”のとき（スイッチ５１８およびＳ２０は閉状
態、Ｓ１９は開状態のとき）、放電処理される。このよ
うに、上記コンデンサは演算増幅器ＡＩの入力電圧がそ
の演算増幅器のオフセットに等しいときに放電処理され
る。このようにしてオフセットは自動的にキャンセル処
理され、次ぎの積分位相においてエラーの発生を防止し
ている。
位相φ２と同期したＤ型フリップフロップを使用するこ
とにより、積分コンデンサＣ３に蓄積された電圧を破壊
する可能性のあるマルチプレクサＭＡおよびＭＢの出力
信号レベルの不正確さを防止している。実際、クロック
信号φ１およびφ２のアクチブ期間（オン期間）は重複
しないので、上記信号は、ψｌおよびφ２がどちらもロ
ウレベルである期間中、即ちφ２の終了時点と次ぎのφ
ｌの開始時点との間においてマルチブレクサＭＡおよび
ＭＢの出力部に転送される。
とにより、積分コンデンサＣ３に蓄積された電圧を破壊
する可能性のあるマルチプレクサＭＡおよびＭＢの出力
信号レベルの不正確さを防止している。実際、クロック
信号φ１およびφ２のアクチブ期間（オン期間）は重複
しないので、上記信号は、ψｌおよびφ２がどちらもロ
ウレベルである期間中、即ちφ２の終了時点と次ぎのφ
ｌの開始時点との間においてマルチブレクサＭＡおよび
ＭＢの出力部に転送される。
第５図の切り替えコンデンサ回路においては、全波整流
および積分処理動作は、入力信号の極性メこより反転ま
たは非反転積分処理をおこなう単一の演算増幅器により
実行される。特に、入力信号はただ一つの位相において
サンプル処理され、整流および積分処理される信号Ｖｉ
ｎを出力する回路上流部におけるオフセットの他の位相
における打ち消し処理を可能にしている。
および積分処理動作は、入力信号の極性メこより反転ま
たは非反転積分処理をおこなう単一の演算増幅器により
実行される。特に、入力信号はただ一つの位相において
サンプル処理され、整流および積分処理される信号Ｖｉ
ｎを出力する回路上流部におけるオフセットの他の位相
における打ち消し処理を可能にしている。
第１図は、センサによって供給される信号を処理するた
めの回路を示し、 第２図は、切り替えコンデンサ回路装置を有する整流器
およびインテグレー夕の実施例を示す詳細な回路図であ
り、 第３図は、第２図に示す回路を制御するために使用され
たいくつかの信号の波形を示す一連のグラフ図である、 第４図は、第２図に示す回路装置の変形例を示し、 第５図は、本発明にかかる整流積分回路の詳細な回路図
である、 第６図は、第５図に示す回路を制御するために使用され
たいくつかの制御信号の波形を示す一連のグラフ図であ
る。 ■．入力端子 Ａｌ：演算増幅器 ＣＯＩ：比較回路 ＣＩ．Ｃ２、Ｃ３：コンデンサ Ｓｔ，Ｓ２，Ｓ３，Ｓ６，Ｓ７、Ｓ１２、Ｓ１３、５１
８， ５１９、Ｓ２０：制御スイッチＣＵ：クロック信
号発生器 ψｌ、φ２：クロック／位相信号 φＡ１ φＢ：パイロット信号 １０、１２：制御回路 ＭＡ， ＭＢ：マルチブレクサ。 特許ｌｌｆｌＩＩＩ人 マレリ・オートロニカ・ ソシエタ・ベル・アチオニ 代 理 人
めの回路を示し、 第２図は、切り替えコンデンサ回路装置を有する整流器
およびインテグレー夕の実施例を示す詳細な回路図であ
り、 第３図は、第２図に示す回路を制御するために使用され
たいくつかの信号の波形を示す一連のグラフ図である、 第４図は、第２図に示す回路装置の変形例を示し、 第５図は、本発明にかかる整流積分回路の詳細な回路図
である、 第６図は、第５図に示す回路を制御するために使用され
たいくつかの制御信号の波形を示す一連のグラフ図であ
る。 ■．入力端子 Ａｌ：演算増幅器 ＣＯＩ：比較回路 ＣＩ．Ｃ２、Ｃ３：コンデンサ Ｓｔ，Ｓ２，Ｓ３，Ｓ６，Ｓ７、Ｓ１２、Ｓ１３、５１
８， ５１９、Ｓ２０：制御スイッチＣＵ：クロック信
号発生器 ψｌ、φ２：クロック／位相信号 φＡ１ φＢ：パイロット信号 １０、１２：制御回路 ＭＡ， ＭＢ：マルチブレクサ。 特許ｌｌｆｌＩＩＩ人 マレリ・オートロニカ・ ソシエタ・ベル・アチオニ 代 理 人
Claims (1)
- 【特許請求の範囲】 ［１］交流入力信号（Ｖｉｎ）を整流および積分処理す
るための回路装置において、該回路が、入力端子（Ｉ）
と、 演算増幅器（Ａ１）と、 上記入力端子（Ｉ）と上記増幅器（Ａ１）の反転入力端
子との間に接続された第一コンデンサ（Ｃ２）と、増幅
器（Ａ１）の反転入力端子と出力端子との間に接続され
た第二コンデンサ（Ｃ３）と、上記入力端子（Ｉ）に対
向している第一コンデンサ（Ｃ２）のプレートとアース
との間、および上記入力端子（Ｉ）と第一コンデンサ（
Ｃ２）との間にそれぞれ接続された第一および第二制御
スイッチ（Ｓ７、Ｓ６）と、 上記第二コンデンサ（Ｃ３）とそれぞれ直列および並列
に接続された第三および第四制御スイッチ（Ｓ１２、Ｓ
１３）と、 同じ周波数を有するが位相がずれており、上記スイッチ
（Ｓ７、Ｓ６）が閉状態となるそれぞれのアクチブ期間
が交互に起こり、そして重なることのない第一および第
二のクロックまたは位相信号（ψ１、ψ２）をそれぞれ
上記第一および第二スイッチ（Ｓ７、Ｓ６）に供給する
ために適用されたクロック信号発生器（ＣＵ）と、 入力信号（Ｖｉｎ）が一つの極性を有するときにそれぞ
れ第一および第二クロック信号（ψ１、ψ２）に相当し
、入力信号（Ｖｉｎ）がその反対の極性を有するときは
、それぞれ第二および第一クロック信号（ψ２、ψ１）
に相当する第一および第二パイロット信号（ψＡ、ψＢ
）をそれぞれ第三および第四スイッチ（Ｓ１２、Ｓ１３
）に供給するように適用された制御回路手段（１０、１
２、ＭＡ、ＭＢ）、を有することを特徴とする回路装置
。 ［２］上記制御回路手段が、 入力信号（Ｖｉｎ）の極性を示す論理信号を供給するよ
うに適用された極性決定回路（１０、１２）と、上記ク
ロック信号発生手段（ＣＵ）に接続され上記極性決定回
路（１０、１２）によって制御されたマルチプレクサ回
路手段（ＭＡ、ＭＢ）とを有していることを特徴とする
請求項１記載の回路装置。 ［３］極性決定回路（１０、１２）が、 反転入力部と非反転入力部とを有する比較回路（ＣＯ１
）と、 上記入力端子（Ｉ）と上記比較回路（ＣＯ１）の反転入
力部との間に接続されたコンデンサ（Ｃ１）と、 それぞれ第一および第二クロック信号（ψ１、ψ２）に
より制御され、入力端子（Ｉ）に対向するコンデンサ（
Ｃ１）のプレートとアース間および該入力端子（Ｉ）と
該コンデンサ（Ｃ１）との間にそれぞれ配置された第一
および第二スイッチ（Ｓ１、Ｓ２）と、 第一クロック信号（ψ１）により制御されるように構成
され、上記比較回路（ＣＯ１）の反転入力部と出力部と
の間に配置された第三制御スイッチ（Ｓ３）、とを有す
ることを特徴とする請求項２記載の回路装置。 ［４］比較回路（ＣＯ１）の出力がＤ型フリップフロッ
プ（１２）に接続されており、該フリップフロップのク
ロック入力端子に第二クロック信号（ψ２）と相補的な
信号（ψ２）が入力されることを特徴とする請求項３記
載の回路装置。 ［５］回路装置がさらにまた、 第二コンデンサ（Ｃ３）とそれぞれ並列および直列に接
続された第五および第六の制御スイッチ（Ｓ１８、Ｓ１
９）と、 第二コンデンサ（Ｃ３）とアース間に接続された第七制
御スイッチ（Ｓ２０）とを含んでおり、上記第五および
第七スイッチ（Ｓ１８、Ｓ２０）は、入力信号（Ｖｉｎ
）が積分処理される期間（Ｔａ）ごとに開状態となるよ
うに操作され、一方、第六のスイッチ（Ｓ１９）はそれ
とは相補的な態様で操作されるように構成されたことを
特徴とする請求項１記載の回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT67887-A/89 | 1989-10-16 | ||
| IT06788789A IT1238117B (it) | 1989-10-16 | 1989-10-16 | Circuito a condensatori commutati, integrabile in tecnologia mos, con funzione di raddrizzatore a doppia semionda e di integratore |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03167699A true JPH03167699A (ja) | 1991-07-19 |
| JP2930694B2 JP2930694B2 (ja) | 1999-08-03 |
Family
ID=11306095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278883A Expired - Lifetime JP2930694B2 (ja) | 1989-10-16 | 1990-10-16 | 全波整流及び積分処理機能を有する切り替えコンデンサ付きｍｏｓ集積回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5142236A (ja) |
| EP (1) | EP0424331B1 (ja) |
| JP (1) | JP2930694B2 (ja) |
| BR (1) | BR9005313A (ja) |
| DE (1) | DE69008662T2 (ja) |
| ES (1) | ES2052233T3 (ja) |
| IT (1) | IT1238117B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3023434B2 (ja) * | 1993-02-05 | 2000-03-21 | 株式会社鷹山 | スケーラ回路 |
| US5604458A (en) * | 1993-02-05 | 1997-02-18 | Yozan Inc. | Scaler circuit |
| CA2152497C (en) * | 1993-11-09 | 1999-01-12 | Lawrence Edwin Connell | Method and apparatus for detecting an input signal level |
| US5391999A (en) * | 1993-12-02 | 1995-02-21 | Motorola Inc. | Glitchless switched-capacitor biquad low pass filter |
| US6542017B2 (en) * | 2001-06-13 | 2003-04-01 | Texas Instruments Incorporated | Feed-forward approach for timing skew in interleaved and double-sampled circuits |
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| US7486115B2 (en) * | 2005-07-01 | 2009-02-03 | Cambridge Analog Technologies, Inc. | Sampled-data circuits using zero crossing detection |
| US8294495B2 (en) | 2005-07-01 | 2012-10-23 | Maxim Integrated Products, Inc. | Constant slope ramp circuits for sampled-data circuits |
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| US11339430B2 (en) | 2007-07-10 | 2022-05-24 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| GB2457851B (en) | 2006-12-14 | 2011-01-05 | Ion Torrent Systems Inc | Methods and apparatus for measuring analytes using large scale fet arrays |
| DE102008049666B4 (de) * | 2008-09-30 | 2016-07-28 | Intel Deutschland Gmbh | Digitale Modulation |
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| US20100301398A1 (en) | 2009-05-29 | 2010-12-02 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
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| CN105264366B (zh) | 2013-03-15 | 2019-04-16 | 生命科技公司 | 具有一致传感器表面区域的化学传感器 |
| WO2014149779A1 (en) | 2013-03-15 | 2014-09-25 | Life Technologies Corporation | Chemical device with thin conductive element |
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| US20140336063A1 (en) | 2013-05-09 | 2014-11-13 | Life Technologies Corporation | Windowed Sequencing |
| US10458942B2 (en) | 2013-06-10 | 2019-10-29 | Life Technologies Corporation | Chemical sensor array having multiple sensors per well |
| US10077472B2 (en) | 2014-12-18 | 2018-09-18 | Life Technologies Corporation | High data rate integrated circuit with power management |
| KR102593647B1 (ko) | 2014-12-18 | 2023-10-26 | 라이프 테크놀로지스 코포레이션 | 트랜스미터 구성을 갖춘 높은 데이터율 집적 회로 |
| WO2016100521A1 (en) | 2014-12-18 | 2016-06-23 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale fet arrays |
| CN115664394B (zh) * | 2022-11-07 | 2024-04-19 | 上海类比半导体技术有限公司 | 一种开关电容电路、半导体器件和芯片 |
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- 1989-10-16 IT IT06788789A patent/IT1238117B/it active IP Right Grant
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1990
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