JPH0316803B2 - - Google Patents
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- Publication number
- JPH0316803B2 JPH0316803B2 JP56176377A JP17637781A JPH0316803B2 JP H0316803 B2 JPH0316803 B2 JP H0316803B2 JP 56176377 A JP56176377 A JP 56176377A JP 17637781 A JP17637781 A JP 17637781A JP H0316803 B2 JPH0316803 B2 JP H0316803B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- limiting
- limiter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
この発明は、リミツテイングレベルを任意に設
定することができるリミツタ回路に関するもので
ある。
定することができるリミツタ回路に関するもので
ある。
リミツタ回路は、主にノイズの除去回路として
多用されているが、従来のリミツタ回路は、その
リミツテイングレベルが比較的大きいので、入力
信号をリミツテイングに必要なレベルまで増幅す
る増幅器が必要であつた。そのため、増幅器とリ
ミツタ回路を接続する際、増幅器の出力オフセツ
トの影響を防止するための増幅器とリミツタ回路
を容量結合するなどの配慮が必要となり、IC化
が困難になると共に消費電力が増加し、しかもリ
ミツテイングレベルの設定がむづかしいという欠
点があつた。
多用されているが、従来のリミツタ回路は、その
リミツテイングレベルが比較的大きいので、入力
信号をリミツテイングに必要なレベルまで増幅す
る増幅器が必要であつた。そのため、増幅器とリ
ミツタ回路を接続する際、増幅器の出力オフセツ
トの影響を防止するための増幅器とリミツタ回路
を容量結合するなどの配慮が必要となり、IC化
が困難になると共に消費電力が増加し、しかもリ
ミツテイングレベルの設定がむづかしいという欠
点があつた。
例えば、第１図は従来から汎用されている差動
増幅形のリミツタ回路を示したもので、このリミ
ツタ回路は、トランジスタT1，T2がスイツチン
グしたときリミツタ出力として、 eput＝4I・RL（VP-P） が得られる。
増幅形のリミツタ回路を示したもので、このリミ
ツタ回路は、トランジスタT1，T2がスイツチン
グしたときリミツタ出力として、 eput＝4I・RL（VP-P） が得られる。
この回路の入−出力間の利得Ｇはよく知られて
いるようにＧ≒RL／rpになる。
いるようにＧ≒RL／rpになる。
（但し、rpはトランジスタT1，T2のエミツタ抵
抗で、rp≒KT／QIEであり、こゝにＫはボルツマンの 定数，Ｔは接合温度，Ｑは電荷（1.6×10-16），IE
はエミツタ電流である） したがつてこの回路では、リミツタ作用が始ま
る入力電圧eioのレベルは、 eio＝eput／Ｇ で示され、結局、リミツテイングレベルは、 eio＝4I・RL／Ｇ＝4I・RL・re／RL ≒４・KT／Ｑ になる。
抗で、rp≒KT／QIEであり、こゝにＫはボルツマンの 定数，Ｔは接合温度，Ｑは電荷（1.6×10-16），IE
はエミツタ電流である） したがつてこの回路では、リミツタ作用が始ま
る入力電圧eioのレベルは、 eio＝eput／Ｇ で示され、結局、リミツテイングレベルは、 eio＝4I・RL／Ｇ＝4I・RL・re／RL ≒４・KT／Ｑ になる。
KT／Ｑは常温で約26mVと算定されるので、入力
リミツテイングレベルは約100mVとなり、リミ
ツテイング効果を考えると入力信号として少なく
とも数百mVの電圧を供給することが必要にな
る。
ツテイング効果を考えると入力信号として少なく
とも数百mVの電圧を供給することが必要にな
る。
したがつて、電子回路に使用するときは通常入
力側に別個増幅器を１〜２段挿入し、かつ容量結
合でリミツタ回路をドライブすることになるが、
容量結合による位相ずれの補償や、リミツテイン
グレベルの設定などが困難であつた。
力側に別個増幅器を１〜２段挿入し、かつ容量結
合でリミツタ回路をドライブすることになるが、
容量結合による位相ずれの補償や、リミツテイン
グレベルの設定などが困難であつた。
この発明はかゝる点にかんがみてなされたもの
で、リミツテイングレベルの設定が容易にできる
と共に微少な入力電圧に対してもリミツテイング
作用が得られるようにしたリミツタ回路を提供す
るものである。
で、リミツテイングレベルの設定が容易にできる
と共に微少な入力電圧に対してもリミツテイング
作用が得られるようにしたリミツタ回路を提供す
るものである。
以下、この発明のリミツタ回路について説明す
る。
る。
第２図はこの発明の一実施例を示すものであ
り、リミツタ回路は、トランジスタQ1，Q2，Q4，
Q5，2Iの定電流源Ｓ，抵抗RL，Ｒからなる差動
増幅器と、スイツチング用のトランジスタQ3，
Q6により構成されている。
り、リミツタ回路は、トランジスタQ1，Q2，Q4，
Q5，2Iの定電流源Ｓ，抵抗RL，Ｒからなる差動
増幅器と、スイツチング用のトランジスタQ3，
Q6により構成されている。
この回路において、Ａ，Ｂ，Ｃ，Ｄ点の電位を
それぞれ、VA，VB，VC，VDとすると、入力端子
Vioに入力される入力信号eioがないときは抵抗
RL，Ｒには同一の電流Ｉが流れることになるの
で、 VA＝VC，VB＝VD の平衡状態にある。
それぞれ、VA，VB，VC，VDとすると、入力端子
Vioに入力される入力信号eioがないときは抵抗
RL，Ｒには同一の電流Ｉが流れることになるの
で、 VA＝VC，VB＝VD の平衡状態にある。
したがつて、Ａ−Ｂ間，及びＣ−Ｄ間の電圧
は、 VA−VB＝VC−VD＝IR（Ｖ） ………(1) になる。
は、 VA−VB＝VC−VD＝IR（Ｖ） ………(1) になる。
今、入力端子Vioにeioなる入力信号が印加され、
トランジスタQ1，Q4に流れる電流がＩ＋ｉに増
加すると、トランジスタQ2，Q5に流れる電流は
Ｉ−ｉに減少することになる。ここでｉは、入力
信号により増幅された交流電流成分である。この
ときのＡ点，Ｃ点及びＤ点の電圧は、 VA＝VCC−（Ｉ＋ｉ）RL VC＝VCC−（Ｉ−ｉ）RL〕 ……(2) VD＝VCC−（Ｉ−ｉ）（RL＋Ｒ） に変化する。トランジスタQ1，Q6のＥ−Ｂ間電
圧をVBE（Q1），VBE（Q6）とするとトランジスタ
Q6は VA＋VBE（Q1）＝VD＋VBE（Q6） になると導通を始め、この点でリミツテイング作
用が始まる。第(2)式より、 VCC−（Ｉ＋ｉ）RL＋VBE（Q1） ＝VCC−（Ｉ−ｉ）（RL＋Ｒ）＋VBE（Q6） VBE（Q6）＝VBE（Q1）とすると上式から、 ｉ＝IR／2RL＋Ｒ ………………………(3) が得られる。このとき、出力端子Vputから得られ
るリミツタ電圧eputは前記第(2)式から、 VA−VC＝2iRL …………………(4) になる。
トランジスタQ1，Q4に流れる電流がＩ＋ｉに増
加すると、トランジスタQ2，Q5に流れる電流は
Ｉ−ｉに減少することになる。ここでｉは、入力
信号により増幅された交流電流成分である。この
ときのＡ点，Ｃ点及びＤ点の電圧は、 VA＝VCC−（Ｉ＋ｉ）RL VC＝VCC−（Ｉ−ｉ）RL〕 ……(2) VD＝VCC−（Ｉ−ｉ）（RL＋Ｒ） に変化する。トランジスタQ1，Q6のＥ−Ｂ間電
圧をVBE（Q1），VBE（Q6）とするとトランジスタ
Q6は VA＋VBE（Q1）＝VD＋VBE（Q6） になると導通を始め、この点でリミツテイング作
用が始まる。第(2)式より、 VCC−（Ｉ＋ｉ）RL＋VBE（Q1） ＝VCC−（Ｉ−ｉ）（RL＋Ｒ）＋VBE（Q6） VBE（Q6）＝VBE（Q1）とすると上式から、 ｉ＝IR／2RL＋Ｒ ………………………(3) が得られる。このとき、出力端子Vputから得られ
るリミツタ電圧eputは前記第(2)式から、 VA−VC＝2iRL …………………(4) になる。
前記入力信号eioが反転したとき、すなわち、
トランジスタQ1，Q4に流れる電流がＩ−ｉに減
少し、トランジスタQ2，Q5がＩ＋ｉに増加した
ときも前述した説明と同様に、 VC＋VBE（Q2）＝VB＋VBE（Q3） のときトランジスタQ3が導通し、リミツテイン
グ作用が生ずることになり、そのときのリミツタ
電圧eputもVA−VCである。したがつて、出力端子
Vputから得られるリミツタ電圧eputのピーク・ピ
ーク値は、 ｜VA−VC｜×２＝4iRL …………(5) になる。
トランジスタQ1，Q4に流れる電流がＩ−ｉに減
少し、トランジスタQ2，Q5がＩ＋ｉに増加した
ときも前述した説明と同様に、 VC＋VBE（Q2）＝VB＋VBE（Q3） のときトランジスタQ3が導通し、リミツテイン
グ作用が生ずることになり、そのときのリミツタ
電圧eputもVA−VCである。したがつて、出力端子
Vputから得られるリミツタ電圧eputのピーク・ピ
ーク値は、 ｜VA−VC｜×２＝4iRL …………(5) になる。
一方、この回路の利得は差動増幅器で形成され
ているので、リミツテイング動作が始まらない範
囲では、 Ｇ＝eput／eio≒RL／re …………………(6) になることが知られている。
ているので、リミツテイング動作が始まらない範
囲では、 Ｇ＝eput／eio≒RL／re …………………(6) になることが知られている。
（但し、reは前述したようにトランジスタQ4，
Q5のエミツタ抵抗であり、re＝KT／QIEで示され る。） したがつて、リミツテイング作用が生じる電流
ｉを流すときの入力電圧は、前記第(3)式，第(5)
式，第(6)式から、 eio＝eput／Ｇ＝4iRL／RL／re ＝4R／2RL＋Ｒ・（KT／Ｑ） ……(7) になる。（但しＩ≒IEとする） この第(7)式から、その発明のリミツタ回路では
リミツテイングレベルとなる入力信号eioは抵抗
値RLと、Ｒの比で設定することができる。
Q5のエミツタ抵抗であり、re＝KT／QIEで示され る。） したがつて、リミツテイング作用が生じる電流
ｉを流すときの入力電圧は、前記第(3)式，第(5)
式，第(6)式から、 eio＝eput／Ｇ＝4iRL／RL／re ＝4R／2RL＋Ｒ・（KT／Ｑ） ……(7) になる。（但しＩ≒IEとする） この第(7)式から、その発明のリミツタ回路では
リミツテイングレベルとなる入力信号eioは抵抗
値RLと、Ｒの比で設定することができる。
そこで、抵抗Ｒに対し抵抗RLを大きく設定す
るとリミツテイングレベルが第１図で示した従来
のリミツタ回路に比較して小さくすることができ
ると共に、その値を任意に選ぶことができる。
るとリミツテイングレベルが第１図で示した従来
のリミツタ回路に比較して小さくすることができ
ると共に、その値を任意に選ぶことができる。
又、この回路でリミツテイングレベルの温度係
数を検討してみると、 deio／dT＝4R／2RL＋Ｒ・KT／Ｑ／dT になるが、RLとＲを同種の抵抗でIC基板上に形
成すれば、基板上では温度分布がほぼ均一になつ
ているのでＲ／2RL＋Ｒの項の温度係数をほとんど 無視することができる。
数を検討してみると、 deio／dT＝4R／2RL＋Ｒ・KT／Ｑ／dT になるが、RLとＲを同種の抵抗でIC基板上に形
成すれば、基板上では温度分布がほぼ均一になつ
ているのでＲ／2RL＋Ｒの項の温度係数をほとんど 無視することができる。
したがつて、
deio／dT＝4R／2RL＋Ｒ・Ｋ／Ｑ
≒Ｒ／2RL＋Ｒ×0.35（mV／℃）
となる。
第３図はこの発明の他の実施例を示すもので、
前記第２図のリミツタ回路におけるトランジスタ
Q1，Q2を省略し、これを抵抗R1に置き代えたも
のである。
前記第２図のリミツタ回路におけるトランジスタ
Q1，Q2を省略し、これを抵抗R1に置き代えたも
のである。
この回路の動作も、第２図の実施例と同様にな
るが、リミテイング作用が生じる入力信号eioは eio≒R1／２（RL＋Ｒ）＋R1・4KT／Ｑ になる。
るが、リミテイング作用が生じる入力信号eioは eio≒R1／２（RL＋Ｒ）＋R1・4KT／Ｑ になる。
第４図はこの発明のさらに他の実施例を示すも
ので、第２図の実施例に対し、定電流源S1で制御
されるトランジスタQ7，Q8を新設し、抵抗RL，
Ｒに流れる電流をコントロールすることによつて
リミテイング電圧を変化させるようにしたもので
ある。
ので、第２図の実施例に対し、定電流源S1で制御
されるトランジスタQ7，Q8を新設し、抵抗RL，
Ｒに流れる電流をコントロールすることによつて
リミテイング電圧を変化させるようにしたもので
ある。
この回路では定電流源S1の電流をieとするとト
ランジスタQ7，Q8にもieなる電流が流れることに
なる。
ランジスタQ7，Q8にもieなる電流が流れることに
なる。
したがつて抵抗RL，Ｒを流れる電流はＩ＋ieと
なり、前記第(1)式は、 VA−VB＝VC−VD＝（Ｉ＋ie）Ｒ …(1)′ に変化し、前記第(2)式は、 VA＝VCC−（Ｉ＋ｉ＋ie）RL VD＝VCC−（Ｉ−ｉ＋ie）（RL＋Ｒ）〕 …(2)′ VC＝VCC−（Ｉ−ｉ＋ie）RL と変化する。すなわち、入力信号eioがないとき
に流れていた平衡電流Ｉが（Ｉ＋ie）に変化した
ことになるので、第２図で説明したようにスイツ
チング用のトランジスタQ3，Q4が導通する入力
信号eioを計算してみると、 eio＝4iRL／RL／re ＝（Ｉ＋ie）Ｒ／2RL＋Ｒ・4KT／IEＱ ＝KT／Ｑ・4R／2RL＋Ｒ（１＋ie／Ｉ） ………(7)′ となる。（但し、IE≒Ｉとする） この第(7)′式から、第４図で示したリミツタ回
路では、定電流源S1によつて電子的な制御を行う
ことによりそのリミツテイングレベルを（１＋
ie／Ｉ）の割合で変化させることができることが分 かる。
なり、前記第(1)式は、 VA−VB＝VC−VD＝（Ｉ＋ie）Ｒ …(1)′ に変化し、前記第(2)式は、 VA＝VCC−（Ｉ＋ｉ＋ie）RL VD＝VCC−（Ｉ−ｉ＋ie）（RL＋Ｒ）〕 …(2)′ VC＝VCC−（Ｉ−ｉ＋ie）RL と変化する。すなわち、入力信号eioがないとき
に流れていた平衡電流Ｉが（Ｉ＋ie）に変化した
ことになるので、第２図で説明したようにスイツ
チング用のトランジスタQ3，Q4が導通する入力
信号eioを計算してみると、 eio＝4iRL／RL／re ＝（Ｉ＋ie）Ｒ／2RL＋Ｒ・4KT／IEＱ ＝KT／Ｑ・4R／2RL＋Ｒ（１＋ie／Ｉ） ………(7)′ となる。（但し、IE≒Ｉとする） この第(7)′式から、第４図で示したリミツタ回
路では、定電流源S1によつて電子的な制御を行う
ことによりそのリミツテイングレベルを（１＋
ie／Ｉ）の割合で変化させることができることが分 かる。
以上詳述したように、この発明のリミツタ回路
は、差動増幅形のリミツタ回路において、リミツ
タ電圧を電子的なスイツチング素子で形成するよ
うにしたので、リミツテイングレベルを任意に設
定することができると共に、そのレベルを小さく
することができるという利点を有するので、特に
他の機能回路と共にIC化するときに有効である。
は、差動増幅形のリミツタ回路において、リミツ
タ電圧を電子的なスイツチング素子で形成するよ
うにしたので、リミツテイングレベルを任意に設
定することができると共に、そのレベルを小さく
することができるという利点を有するので、特に
他の機能回路と共にIC化するときに有効である。
第１図は従来のリミツタ回路の一例を示す回路
図、第２図はこの発明の一実施例を示すリミツタ
回路図、第３図，第４図はこの発明の他の実施例
を示すリミツタ回路図である。 図中、Q1〜Q3はトランジスタ、Ｓは定電流源、
Ｒ，RLは抵抗である。
図、第２図はこの発明の一実施例を示すリミツタ
回路図、第３図，第４図はこの発明の他の実施例
を示すリミツタ回路図である。 図中、Q1〜Q3はトランジスタ、Ｓは定電流源、
Ｒ，RLは抵抗である。
Claims (1)
- １ 入力信号がそれぞれのベースに供給され、エ
ミツタが定電流源に接続されている第１、及び第
２のトランジスタからなる差動増幅器と、前記第
１及び第２のトランジスタの夫々のコレクタ間を
開閉する第１及び第２のスイツチング素子を備
え、前記第１のスイツチング素子は前記第１のト
ランジスタのコレクタ抵抗を分圧した電位と、前
記第２のトランジスタのコレクタ間の電位差によ
つて開閉され、前記第２のスイツチング素子は、
前記第２のトランジスタのコレクタ抵抗を分圧し
た電位と、前記第１のトランジスタのコレクタ間
の電位差によつて開閉されるように構成されてい
ることを特徴とするリミツタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176377A JPS5879317A (ja) | 1981-11-05 | 1981-11-05 | リミツタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176377A JPS5879317A (ja) | 1981-11-05 | 1981-11-05 | リミツタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879317A JPS5879317A (ja) | 1983-05-13 |
| JPH0316803B2 true JPH0316803B2 (ja) | 1991-03-06 |
Family
ID=16012563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176377A Granted JPS5879317A (ja) | 1981-11-05 | 1981-11-05 | リミツタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879317A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121508A (ja) * | 1984-11-16 | 1986-06-09 | Matsushita Electric Ind Co Ltd | クリツプ回路 |
| JPH0711943Y2 (ja) * | 1988-09-22 | 1995-03-22 | 株式会社クロダ | 成形用金型のロック機構 |
-
1981
- 1981-11-05 JP JP56176377A patent/JPS5879317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5879317A (ja) | 1983-05-13 |
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