JPH031697A - Memory management circuit for digital trunk - Google Patents
Memory management circuit for digital trunkInfo
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- JPH031697A JPH031697A JP13670989A JP13670989A JPH031697A JP H031697 A JPH031697 A JP H031697A JP 13670989 A JP13670989 A JP 13670989A JP 13670989 A JP13670989 A JP 13670989A JP H031697 A JPH031697 A JP H031697A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル電子交換機のディジタルトランク制
御装置におけるディジタルトランクのメモリ管理回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory management circuit for a digital trunk in a digital trunk control device for a digital electronic exchange.
従来、この種のディジタルトランクのメモリ管理回路は
、ディジタルトランク制御回路が交換制御用の中央処理
装置から受信した制御情報を、この制御回路内に設けた
メモリ回路内に一式のみ蓄積して、ディジタルトランク
を制御する際に必要なデータを読出している。Conventionally, the memory management circuit of this type of digital trunk stores only one set of control information received by the digital trunk control circuit from the central processing unit for switching control in a memory circuit provided in this control circuit, and stores the control information in the digital trunk. Reading the data necessary to control the trunk.
上述した従来のメモリ管理回路は、ディジタルトランク
を制御するデータを一式のみ蓄積しているため、蓄積さ
れたデータが破壊された場合に異常なデータを使用して
ディジタルトランクを制御し、誤動作をおこすという欠
点がある。The conventional memory management circuit described above stores only one set of data to control the digital trunk, so if the stored data is destroyed, abnormal data is used to control the digital trunk, causing malfunction. There is a drawback.
本発明のディジタルトランクのメモリ管理回路は、複数
の、ディジタルトランクを交換機の中央処理装置からの
制御情報をもとに制御するディジタルトランク制御装置
において、前記中央処理装置からの制御情報を蓄積する
二重化されたメモリ回路と、この二重化されたメモリ回
路に蓄積された情報を周期的に読出して内容の一致を検
査する照合手段とを有して構成される。The digital trunk memory management circuit of the present invention is a digital trunk control device that controls a plurality of digital trunks based on control information from a central processing unit of an exchange. The memory circuit is configured to include a duplicated memory circuit, and a checking means for periodically reading out the information stored in the duplicated memory circuit and checking whether the contents match.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のブロック図で、ディジタル
トランク6へのトランク対応の制御情報が、ディジタル
電子交換機の中央処理装置1からディジタルトランク制
御回路2内の中央処理装置1と接続するインターフェー
ス装置5を介して受信され、プロセッサ3の制御のもと
に記憶装置4内の第1のメモリ回路41および第2のメ
モリ回!@42にM槓されるネ
プロセッサ3はトランク対応に一定の周期で制御を行な
うようになっていて、第1のメモリ回路41および第2
のメモリ回路42に蓄積されたディジタルトランク6へ
のトランク対応の両方の制御情報を制御の都度に読出し
て比較し、同一であれば正常データと判断して制御情報
に従ったディジタルトランク6の制御を行なう、一方、
この比較の結果が不一致であった場合には、プロセッサ
3はインターフェース装置5を経由して中央処理装置1
へ障害情報を送信する・。障害発生を認知した中央処理
装置1はディジタルトランク6への制御情報を再び送信
し、記憶装置4に正常なデータの書込みを行うことで、
プロセッサ3が誤って記憶装置4に書込み動作をした場
合でも素早く制御情報の誤りを検出し、正常なディジタ
ルトランク6の制御が可能となる。FIG. 1 is a block diagram of an embodiment of the present invention, in which control information corresponding to a digital trunk 6 is transmitted from a central processing unit 1 of a digital electronic exchange to a central processing unit 1 in a digital trunk control circuit 2. A first memory circuit 41 and a second memory circuit 41 in the storage device 4 under the control of the processor 3 received via the interface device 5! The processor 3 connected to @42 is configured to perform control at a constant cycle corresponding to the trunk, and is configured to control the first memory circuit 41 and the second memory circuit 41.
The control information corresponding to the digital trunk 6 stored in the memory circuit 42 of the digital trunk 6 is read out and compared each time the control is performed, and if they are the same, it is determined that the data is normal, and the digital trunk 6 is controlled according to the control information. On the other hand,
If the result of this comparison is a mismatch, the processor 3 communicates with the central processing unit 1 via the interface device 5.
Send fault information to. When the central processing unit 1 recognizes the occurrence of a failure, it sends control information to the digital trunk 6 again and writes normal data to the storage device 4.
Even if the processor 3 mistakenly performs a write operation on the storage device 4, the error in control information can be quickly detected and the digital trunk 6 can be controlled normally.
なお、第1図の実施例では記憶装置4の中に二つのメモ
リ回路を有するものとしたが、受信した制御情報を一つ
の記憶装置内にA番地からと、B番地からとの異なる番
地に蓄積してメモリ管理を行うこともできる。In the embodiment shown in FIG. 1, the storage device 4 has two memory circuits, but the received control information is stored in one storage device at different addresses, one from address A and the other from address B. It is also possible to store and manage memory.
以上説明したように本発明は、ディジタルトランク制御
装置において、ディジタルトランクに対応する制御情報
を記憶装置に二重化して蓄積し、一定の周期で゛比較す
ることにより、記憶装置に蓄積された制御情報を監視し
、ディジタルトランク制御装置がディジタルトランクに
対して誤った制御を行うことを未然に防ぐ効果がある。As explained above, in a digital trunk control device, the present invention stores control information corresponding to a digital trunk in a storage device in duplicate and compares the control information stored in the storage device at a constant cycle. This has the effect of preventing the digital trunk control device from erroneously controlling the digital trunk.
第1図は本発明の一実施例のブロック図である。
1・・・中央処理装置、2・・・ディジタルトランク制
御装置、3・・・プロセッサ、4・・・記憶装置、5・
・・インターフェース装置、6・・・ディジタルトラン
ク、41・・・第1のメモリ回路、42・・・第2のメ
モリ回路。FIG. 1 is a block diagram of one embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Central processing unit, 2... Digital trunk control device, 3... Processor, 4... Storage device, 5...
...Interface device, 6...Digital trunk, 41...First memory circuit, 42...Second memory circuit.
Claims (1)
の制御情報をもとに制御するディジタルトランク制御装
置において、前記中央処理装置からの制御情報を蓄積す
る二重化されたメモリ回路と、この二重化されたメモリ
回路に蓄積された情報を周期的に読出して内容の一致を
検査する照合手段とを有することを特徴とするディジタ
ルトランクのメモリ管理回路。In a digital trunk control device that controls a plurality of digital trunks based on control information from a central processing unit of an exchange, a dual memory circuit that stores control information from the central processing unit, and a dual memory circuit that stores control information from the central processing unit. 1. A memory management circuit for a digital trunk, comprising checking means for periodically reading out information stored in the digital trunk to check whether the contents match.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670989A JPH031697A (en) | 1989-05-29 | 1989-05-29 | Memory management circuit for digital trunk |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670989A JPH031697A (en) | 1989-05-29 | 1989-05-29 | Memory management circuit for digital trunk |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031697A true JPH031697A (en) | 1991-01-08 |
Family
ID=15181655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13670989A Pending JPH031697A (en) | 1989-05-29 | 1989-05-29 | Memory management circuit for digital trunk |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031697A (en) |
-
1989
- 1989-05-29 JP JP13670989A patent/JPH031697A/en active Pending
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