JPH031697A - ディジタルトランクのメモリ管理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル電子交換機のディジタルトランク制
御装置におけるディジタルトランクのメモリ管理回路に
関する。

〔従来の技術〕

従来、この種のディジタルトランクのメモリ管理回路は
、ディジタルトランク制御回路が交換制御用の中央処理
装置から受信した制御情報を、この制御回路内に設けた
メモリ回路内に一式のみ蓄積して、ディジタルトランク
を制御する際に必要なデータを読出している。

〔発明が解決しようとする問題点〕

上述した従来のメモリ管理回路は、ディジタルトランク
を制御するデータを一式のみ蓄積しているため、蓄積さ
れたデータが破壊された場合に異常なデータを使用して
ディジタルトランクを制御し、誤動作をおこすという欠
点がある。

〔問題点を解決するための手段〕

本発明のディジタルトランクのメモリ管理回路は、複数
の、ディジタルトランクを交換機の中央処理装置からの
制御情報をもとに制御するディジタルトランク制御装置
において、前記中央処理装置からの制御情報を蓄積する
二重化されたメモリ回路と、この二重化されたメモリ回
路に蓄積された情報を周期的に読出して内容の一致を検
査する照合手段とを有して構成される。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例のブロック図で、ディジタル
トランク６へのトランク対応の制御情報が、ディジタル
電子交換機の中央処理装置１からディジタルトランク制
御回路２内の中央処理装置１と接続するインターフェー
ス装置５を介して受信され、プロセッサ３の制御のもと
に記憶装置４内の第１のメモリ回路４１および第２のメ
モリ回！＠４２にＭ槓されるネ プロセッサ３はトランク対応に一定の周期で制御を行な
うようになっていて、第１のメモリ回路４１および第２
のメモリ回路４２に蓄積されたディジタルトランク６へ
のトランク対応の両方の制御情報を制御の都度に読出し
て比較し、同一であれば正常データと判断して制御情報
に従ったディジタルトランク６の制御を行なう、一方、
この比較の結果が不一致であった場合には、プロセッサ
３はインターフェース装置５を経由して中央処理装置１
へ障害情報を送信する・。障害発生を認知した中央処理
装置１はディジタルトランク６への制御情報を再び送信
し、記憶装置４に正常なデータの書込みを行うことで、
プロセッサ３が誤って記憶装置４に書込み動作をした場
合でも素早く制御情報の誤りを検出し、正常なディジタ
ルトランク６の制御が可能となる。

なお、第１図の実施例では記憶装置４の中に二つのメモ
リ回路を有するものとしたが、受信した制御情報を一つ
の記憶装置内にＡ番地からと、Ｂ番地からとの異なる番
地に蓄積してメモリ管理を行うこともできる。

〔発明の効果〕

以上説明したように本発明は、ディジタルトランク制御
装置において、ディジタルトランクに対応する制御情報
を記憶装置に二重化して蓄積し、一定の周期で゛比較す
ることにより、記憶装置に蓄積された制御情報を監視し
、ディジタルトランク制御装置がディジタルトランクに
対して誤った制御を行うことを未然に防ぐ効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・中央処理装置、２・・・ディジタルトランク制
御装置、３・・・プロセッサ、４・・・記憶装置、５・
・・インターフェース装置、６・・・ディジタルトラン
ク、４１・・・第１のメモリ回路、４２・・・第２のメ
モリ回路。

Claims (1)

【特許請求の範囲】
1. 複数のディジタルトランクを交換機の中央処理装置から
   の制御情報をもとに制御するディジタルトランク制御装
   置において、前記中央処理装置からの制御情報を蓄積す
   る二重化されたメモリ回路と、この二重化されたメモリ
   回路に蓄積された情報を周期的に読出して内容の一致を
   検査する照合手段とを有することを特徴とするディジタ
   ルトランクのメモリ管理回路。