JPH0317250B2 - - Google Patents
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- JPH0317250B2 JPH0317250B2 JP57221308A JP22130882A JPH0317250B2 JP H0317250 B2 JPH0317250 B2 JP H0317250B2 JP 57221308 A JP57221308 A JP 57221308A JP 22130882 A JP22130882 A JP 22130882A JP H0317250 B2 JPH0317250 B2 JP H0317250B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- pulse signal
- phase difference
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばCD（光学式コンパクトデイ
スク）方式DAD（デジタルオーデイオデイスク）
再生装置の同期クロツク再生用等に使用して好適
する位相同期ループ回路に関する。
スク）方式DAD（デジタルオーデイオデイスク）
再生装置の同期クロツク再生用等に使用して好適
する位相同期ループ回路に関する。
周知のように、例えば再生系等から得られる入
力パルス信号と、VCO（電圧制御発振器）から得
られる制御パルス信号とを位相比較し、その位相
差信号で上記VCOの発振周波数を制御すること
により、制御パルス信号の位相を入力パルス信号
の位相に合わせるようにした位相同期ループは、
一般的に第１図に示すように構成されている。す
なわち、入力端子１１に供給された入力パルス信
号と、VCO１２から出力される制御パルス信号
とを位相比較器１３で位相比較する。この位相比
較器１３は、入力パルス信号に対する制御パルス
信号の位相遅れ分及び位相進み分に対応した周波
数上昇及び下降用パルス信号、Ｄをそれぞれ出
力する。そして、この周波数上昇及び下降用パル
ス信号、Ｄが、チヤージポンプ回路１４及びル
ープフイルタ回路１５を介して、上記VCO１２
に供給されて該VCO１２の発振周波数が制御さ
れ、ここに入力パルス信号の位相に制御パルス信
号の位相が合わせ込まれるようになるものであ
る。なお、VCO１２から出力される制御パルス
信号は、出力端子１６を介して出力され定所の処
理に供せられるものである。
力パルス信号と、VCO（電圧制御発振器）から得
られる制御パルス信号とを位相比較し、その位相
差信号で上記VCOの発振周波数を制御すること
により、制御パルス信号の位相を入力パルス信号
の位相に合わせるようにした位相同期ループは、
一般的に第１図に示すように構成されている。す
なわち、入力端子１１に供給された入力パルス信
号と、VCO１２から出力される制御パルス信号
とを位相比較器１３で位相比較する。この位相比
較器１３は、入力パルス信号に対する制御パルス
信号の位相遅れ分及び位相進み分に対応した周波
数上昇及び下降用パルス信号、Ｄをそれぞれ出
力する。そして、この周波数上昇及び下降用パル
ス信号、Ｄが、チヤージポンプ回路１４及びル
ープフイルタ回路１５を介して、上記VCO１２
に供給されて該VCO１２の発振周波数が制御さ
れ、ここに入力パルス信号の位相に制御パルス信
号の位相が合わせ込まれるようになるものであ
る。なお、VCO１２から出力される制御パルス
信号は、出力端子１６を介して出力され定所の処
理に供せられるものである。
ここで、上記チヤージポンプ回路１４及びルー
プフイルタ回路１５は、第２図に示すように、ダ
イオードD1，D2、抵抗R1，R2、及び演算増幅器
１７、定電圧源Ｅ、抵抗R3、コンデンサC1より
構成されるのが一般的である。
プフイルタ回路１５は、第２図に示すように、ダ
イオードD1，D2、抵抗R1，R2、及び演算増幅器
１７、定電圧源Ｅ、抵抗R3、コンデンサC1より
構成されるのが一般的である。
ところで上記のような位相同期ループに用いら
れる従来の位相比較器１３は、第３図に示すよう
に、IC（集積回路）化されているものでその位相
比較器本体１８には上記VCO１２から出力され
る制御パルス信号が供給される入力端子１９、及
び図示しない再生系から出力される入力パルス信
号が供給される入力端子２０が設けられるととも
に、上記制御パルス信号と入力パルス信号との位
相差成分に対応した信号を出力する２つの出力端
子２１，２２が設けられている。
れる従来の位相比較器１３は、第３図に示すよう
に、IC（集積回路）化されているものでその位相
比較器本体１８には上記VCO１２から出力され
る制御パルス信号が供給される入力端子１９、及
び図示しない再生系から出力される入力パルス信
号が供給される入力端子２０が設けられるととも
に、上記制御パルス信号と入力パルス信号との位
相差成分に対応した信号を出力する２つの出力端
子２１，２２が設けられている。
そして、入力端子１９，２０に第４図ａ，ｂに
示すような、制御パルス信号及び入力パルス信号
がそれぞれ供給されたとすると、まず、制御パル
ス信号の位相が入力パルス信号の位相よりも遅れ
ている場合、位相比較器本体１８はその出力端子
２１から第４図ｃに示すように入力パルス信号に
対する制御パルス信号の位相遅れ分に対応したＬ
（ロー）レベルの周波数上昇用パルス信号を発
生し、前記VCO１２の発振周波数が高くなるよ
うに制御する。また、制御パルス信号の位相が入
力パルス信号の位相よりも進んでいる場合、位相
比較器本体１８はその出力端子２２から第４図ｄ
に示すように入力パルス信号に対する制御パルス
信号の位相進み分に対応したＨ（ハイ）レベルの
周波数下降用パルス信号Ｄを発生し、前記VCO
１２の発振周波数が低くなるように制御し、ここ
に制御パルス信号と入力パルス信号との位相合わ
せが行なわれるものである。
示すような、制御パルス信号及び入力パルス信号
がそれぞれ供給されたとすると、まず、制御パル
ス信号の位相が入力パルス信号の位相よりも遅れ
ている場合、位相比較器本体１８はその出力端子
２１から第４図ｃに示すように入力パルス信号に
対する制御パルス信号の位相遅れ分に対応したＬ
（ロー）レベルの周波数上昇用パルス信号を発
生し、前記VCO１２の発振周波数が高くなるよ
うに制御する。また、制御パルス信号の位相が入
力パルス信号の位相よりも進んでいる場合、位相
比較器本体１８はその出力端子２２から第４図ｄ
に示すように入力パルス信号に対する制御パルス
信号の位相進み分に対応したＨ（ハイ）レベルの
周波数下降用パルス信号Ｄを発生し、前記VCO
１２の発振周波数が低くなるように制御し、ここ
に制御パルス信号と入力パルス信号との位相合わ
せが行なわれるものである。
しかしながら、上記のような従来の位相比較器
１３では制御パルス信号の周期と入力パルス信号
の周期とが略等しい場合には出力端子２１，２２
から発生される周波数上昇及び下降用パルス信号
Ｕ、Ｄは位相差分に対応した信号となり、位相同
期ループの位相合わせに供せられる意味のあるも
のとなるが、例えば制御パルス信号の周期に比し
て入力パルス信号の周期が不規則であるような場
合には、出力端子２１，２２から発生される周波
数上昇及び下降用パルス信号、Ｄは位相差分に
対応せず、位相同期ループの位相合わせに供せら
れない無意味なものとなるという問題がある。
１３では制御パルス信号の周期と入力パルス信号
の周期とが略等しい場合には出力端子２１，２２
から発生される周波数上昇及び下降用パルス信号
Ｕ、Ｄは位相差分に対応した信号となり、位相同
期ループの位相合わせに供せられる意味のあるも
のとなるが、例えば制御パルス信号の周期に比し
て入力パルス信号の周期が不規則であるような場
合には、出力端子２１，２２から発生される周波
数上昇及び下降用パルス信号、Ｄは位相差分に
対応せず、位相同期ループの位相合わせに供せら
れない無意味なものとなるという問題がある。
この点に関し、近時、音響機器の分野では、可
及的に高忠実度再生化を図るために、PCM（パル
スコードモジユレーシヨン）技術を利用したデジ
タル記録再生方式を採用しつつある。つまり、こ
れはデジタルオーデイオ化と称されているもの
で、オーデイオ特性が記録媒体の特性に依存する
ことなく、在来のアナログ記録再生方式によるも
のに比して格段に優れたものとすることが原理的
に確立されているからである。この場合、記録媒
体としてデイスク（円盤）を対象とするものは、
DADシステムと称されており、その記録再生方
式としても光学式、静電式及び機械的といつたも
のが提案されている。すなわち、これは光学式の
ものを例にとつてみると、直径12〔cm〕、厚さ1.2
〔mm〕の透明樹脂円盤に、所定のEFM（Eight to
Fourteen Modulation）変調及びインターリー
ブを伴なつた形態の再生すべきオーデイオ信号の
PCM化されたデジタル化データに対応したピツ
ト（反射率の異なる凹凸）を形成する金属薄膜を
被着してなるデイスクを、CLV（線速度一定）方
式により約500〜200〔r.p.m〕の可変回転速度で回
転駆動せしめ、それを半導体レーザ及び光電変換
素子を内蔵した光学式ピツクアツプで内周側から
外周側に向けてリニアトラツキング式に再生せし
めるものである。
及的に高忠実度再生化を図るために、PCM（パル
スコードモジユレーシヨン）技術を利用したデジ
タル記録再生方式を採用しつつある。つまり、こ
れはデジタルオーデイオ化と称されているもの
で、オーデイオ特性が記録媒体の特性に依存する
ことなく、在来のアナログ記録再生方式によるも
のに比して格段に優れたものとすることが原理的
に確立されているからである。この場合、記録媒
体としてデイスク（円盤）を対象とするものは、
DADシステムと称されており、その記録再生方
式としても光学式、静電式及び機械的といつたも
のが提案されている。すなわち、これは光学式の
ものを例にとつてみると、直径12〔cm〕、厚さ1.2
〔mm〕の透明樹脂円盤に、所定のEFM（Eight to
Fourteen Modulation）変調及びインターリー
ブを伴なつた形態の再生すべきオーデイオ信号の
PCM化されたデジタル化データに対応したピツ
ト（反射率の異なる凹凸）を形成する金属薄膜を
被着してなるデイスクを、CLV（線速度一定）方
式により約500〜200〔r.p.m〕の可変回転速度で回
転駆動せしめ、それを半導体レーザ及び光電変換
素子を内蔵した光学式ピツクアツプで内周側から
外周側に向けてリニアトラツキング式に再生せし
めるものである。
ところで、このとき光学式ピツクアツプから得
られたデジタル化データを元のオーデイオ信号に
変換するために位相同期ループを用いて上記デジ
タル化データからそれに同期した同期クロツク信
号を再生するようにしている。この場合、上記位
相同期ループの位相比較器としては、該位相同期
ループのVCOから出力される制御パルス信号
（同期クロツク信号となる）と、上記デジタル化
データとを位相比較して、VCOから得られる制
御パルス信号の位相をデジタル化データの位相に
合わせるのに供されるものである。ところが、上
記デジタル化データはEFM変調されているので、
周知のように、その極性反転間隔は上記制御パル
ス信号の１周期分を１ビツトとすると、最小３ビ
ツトから最大11ビツトまで変化するので、上記制
御パルス信号の周期に比して非常に不規則な周期
を有していることになり、このような位相同期ル
ープには上記第３図に示したような位相比較器は
使用できないものである。
られたデジタル化データを元のオーデイオ信号に
変換するために位相同期ループを用いて上記デジ
タル化データからそれに同期した同期クロツク信
号を再生するようにしている。この場合、上記位
相同期ループの位相比較器としては、該位相同期
ループのVCOから出力される制御パルス信号
（同期クロツク信号となる）と、上記デジタル化
データとを位相比較して、VCOから得られる制
御パルス信号の位相をデジタル化データの位相に
合わせるのに供されるものである。ところが、上
記デジタル化データはEFM変調されているので、
周知のように、その極性反転間隔は上記制御パル
ス信号の１周期分を１ビツトとすると、最小３ビ
ツトから最大11ビツトまで変化するので、上記制
御パルス信号の周期に比して非常に不規則な周期
を有していることになり、このような位相同期ル
ープには上記第３図に示したような位相比較器は
使用できないものである。
そこで、近時ではCD方式DAD再生装置の同期
クロツク再生用位相同期ループに供し得る位相比
較器として、第５図に示すものが開発されてきて
いる。
クロツク再生用位相同期ループに供し得る位相比
較器として、第５図に示すものが開発されてきて
いる。
すなわち２３は入力端子で、前記光学式ピツク
アツプから得られるEFM変調の施されたデジタ
ル化データ（以下EFM信号という）が供給され
るものである。この入力端子２３は、Ｄタイプフ
リツプフロツプ回路（以下DEF回路という）２
４の入力端Ｄに接続されるとともに、排他的論理
和回路（以下EXオア回路という）２５の入力一
端に接続されている。そして、上記DFF回路２
４の出力端Ｑは他のDFF回路２６の入力端Ｄに
接続され、このDFF回路２６の出力端Ｑは上記
EXオア回路２５の入力他端に接続されている。
また、上記DFF回路２４，２６の各クロツク入
力端Ｃは共に図示しないVCOから出力される制
御パルス信号（同期クロツク信号となる）が供給
される入力端子２７に接続されている。
アツプから得られるEFM変調の施されたデジタ
ル化データ（以下EFM信号という）が供給され
るものである。この入力端子２３は、Ｄタイプフ
リツプフロツプ回路（以下DEF回路という）２
４の入力端Ｄに接続されるとともに、排他的論理
和回路（以下EXオア回路という）２５の入力一
端に接続されている。そして、上記DFF回路２
４の出力端Ｑは他のDFF回路２６の入力端Ｄに
接続され、このDFF回路２６の出力端Ｑは上記
EXオア回路２５の入力他端に接続されている。
また、上記DFF回路２４，２６の各クロツク入
力端Ｃは共に図示しないVCOから出力される制
御パルス信号（同期クロツク信号となる）が供給
される入力端子２７に接続されている。
ここで、上記EXオア回路２５の出力端は、
DFF回路２８の入力端Ｄに接続されるとともに、
ナンド回路２９の入力一端に接続されている。ま
た、上記DFF回路２８の出力端Ｑは、他のDFF
回路３０の入力端Ｄに接続されるとともに、アン
ド回路３１の入力一端に接続されている。さら
に、上記DFF回路２８の反転出力端は、上記
ナンド回路２９の入力他端に接続されている。ま
た、上記DFF回路２８のクロツク入力端Ｃはノ
ツト回路３２を逆方向に介して、上記入力端子２
７に接続されている。さらに、上記DFF回路３
０は、その反転入力端が上記アンド回路３１の
入力他端に接続され、そのクロツク入力端Ｃが上
記入力端子２７に接続されている。そして、上記
ナンド回路２９及びアンド回路３１の各出力端
は、それぞれ出力端子３３，３４を介して、図示
しないチヤージポンプ回路、ループフイルタ回路
やVCO等に接続されている。
DFF回路２８の入力端Ｄに接続されるとともに、
ナンド回路２９の入力一端に接続されている。ま
た、上記DFF回路２８の出力端Ｑは、他のDFF
回路３０の入力端Ｄに接続されるとともに、アン
ド回路３１の入力一端に接続されている。さら
に、上記DFF回路２８の反転出力端は、上記
ナンド回路２９の入力他端に接続されている。ま
た、上記DFF回路２８のクロツク入力端Ｃはノ
ツト回路３２を逆方向に介して、上記入力端子２
７に接続されている。さらに、上記DFF回路３
０は、その反転入力端が上記アンド回路３１の
入力他端に接続され、そのクロツク入力端Ｃが上
記入力端子２７に接続されている。そして、上記
ナンド回路２９及びアンド回路３１の各出力端
は、それぞれ出力端子３３，３４を介して、図示
しないチヤージポンプ回路、ループフイルタ回路
やVCO等に接続されている。
上記のような構成による位相比較器において、
以下第６図ａ乃至ｉに示すタイミング図を参照し
て、その動作を説明する。まず、入力端子２３，
２７に第６図ａ，ｂに示すEFM信号及び制御パ
ルス信号がそれぞれ供給されると、DFF回路２
４の出力端Ｑからは、制御パルス信号の立上りで
EFM信号をラツチした第６図ｃに示す信号が出
力される。すると、DFF回路２６の出力端Ｑか
らは、第６図ｃに示す信号を制御パルス信号の一
周期分遅延させた第６図ｄに示す信号が出力され
る。このため、EXオア回路２５の出力端からは、
第６図ａ，ｄに示す信号の排他的論理和をとつた
第６図ｅに示す信号が出力される。すなわち、こ
の第６図ｅに示す信号は、EFM信号（第６図ａ
参照）の極性反転時に同期して立上り、第６図ｄ
に示す信号の極性反転時に同期して立下るように
なるものである。
以下第６図ａ乃至ｉに示すタイミング図を参照し
て、その動作を説明する。まず、入力端子２３，
２７に第６図ａ，ｂに示すEFM信号及び制御パ
ルス信号がそれぞれ供給されると、DFF回路２
４の出力端Ｑからは、制御パルス信号の立上りで
EFM信号をラツチした第６図ｃに示す信号が出
力される。すると、DFF回路２６の出力端Ｑか
らは、第６図ｃに示す信号を制御パルス信号の一
周期分遅延させた第６図ｄに示す信号が出力され
る。このため、EXオア回路２５の出力端からは、
第６図ａ，ｄに示す信号の排他的論理和をとつた
第６図ｅに示す信号が出力される。すなわち、こ
の第６図ｅに示す信号は、EFM信号（第６図ａ
参照）の極性反転時に同期して立上り、第６図ｄ
に示す信号の極性反転時に同期して立下るように
なるものである。
また、上記EXオア回路２５から第６図ｅに示
す信号が出力されることにより、DFF回路２８
の出力端Ｑからは第６図ｅに示す信号を制御パル
ス信号（第６図ｂ参照）の立下りでラツチした、
つまり第６図ｅに示す信号が極性反転された後、
最初に発生する制御パルス信号の立下りに同期し
て極性反転する第６図ｆに示す信号が出力され
る。このとき、DFF回路２８の反転出力端か
らは、第６図ｆに示す信号を極性反転した信号が
出力されており、この極性反転信号とEXオア回
路２５の出力信号（第６図ｅ参照）とがナンド回
路２９に供給されることにより、結局出力端子３
３には第６図ｇに示す信号が出力される。この第
６図ｇに示す信号は、その立下りがEFM信号
（第６図ａ参照）の極性反転時に同期し、その立
上りがEFM信号の極性反転後最初に発生される
制御パルス信号（第６図ｂ参照）の立下りに同期
するものである。
す信号が出力されることにより、DFF回路２８
の出力端Ｑからは第６図ｅに示す信号を制御パル
ス信号（第６図ｂ参照）の立下りでラツチした、
つまり第６図ｅに示す信号が極性反転された後、
最初に発生する制御パルス信号の立下りに同期し
て極性反転する第６図ｆに示す信号が出力され
る。このとき、DFF回路２８の反転出力端か
らは、第６図ｆに示す信号を極性反転した信号が
出力されており、この極性反転信号とEXオア回
路２５の出力信号（第６図ｅ参照）とがナンド回
路２９に供給されることにより、結局出力端子３
３には第６図ｇに示す信号が出力される。この第
６図ｇに示す信号は、その立下りがEFM信号
（第６図ａ参照）の極性反転時に同期し、その立
上りがEFM信号の極性反転後最初に発生される
制御パルス信号（第６図ｂ参照）の立下りに同期
するものである。
一方、上記第６図ｆに示す信号が供給されるこ
とにより、DFF回路３０の反転出力端からは、
第６図ｆに示す信号を制御パルス信号（第６図ｂ
参照）の立上りでラツチした信号を極性反転した
信号、つまり第６図ｆに示す信号を制御パルス信
号の1/2周期遅延させた信号を極性反転した第６
図ｈに示す信号が出力される。そして、この第６
図ｈに示す信号と第６図ｆに示す信号とがアンド
回路３１に供給されることにより、結局出力端子
３４には第６図ｉに示す信号が出力される。この
第６図ｉに示す信号は、その立上りが第６図ｇに
示す信号の立上りに同期し、その立下りが第６図
ｇに示す信号の立上り後、最初に発生される制御
パルス信号（第６図ｂ参照）の立上り、つまり第
６図ｇに示す信号の立上り後制御パルス信号を1/
２周期遅延させた時点に同期するものである。
とにより、DFF回路３０の反転出力端からは、
第６図ｆに示す信号を制御パルス信号（第６図ｂ
参照）の立上りでラツチした信号を極性反転した
信号、つまり第６図ｆに示す信号を制御パルス信
号の1/2周期遅延させた信号を極性反転した第６
図ｈに示す信号が出力される。そして、この第６
図ｈに示す信号と第６図ｆに示す信号とがアンド
回路３１に供給されることにより、結局出力端子
３４には第６図ｉに示す信号が出力される。この
第６図ｉに示す信号は、その立上りが第６図ｇに
示す信号の立上りに同期し、その立下りが第６図
ｇに示す信号の立上り後、最初に発生される制御
パルス信号（第６図ｂ参照）の立上り、つまり第
６図ｇに示す信号の立上り後制御パルス信号を1/
２周期遅延させた時点に同期するものである。
ここで、出力端子３３，３４からそれぞれ出力
される第６図ｇ，ｉに示す信号について説明す
る。すなわち、第６図ｇに示す信号は、EFM信
号の極性反転時に同期して立下り、その後最初に
発生される制御パルス信号の立下りに同期して立
上るものであり、第６図ｉに示す信号は、第６図
ｇに示す信号の立上りに同期して立上り、その後
最初に発生される制御パルス信号の立上りに同期
して立下るものである。このため、第６図ｇ，ｉ
に示す信号のパルス幅の差分を考えると、この差
分は取りも直さず、EFM信号と制御パルス信号
との位相差分に対応することがわかる。しかも、
第６図ｇに示す信号がＬレベルになり、その後つ
づいて第６図ｉに示す信号がＨレベルになるの
は、EFM信号の極性反転時にのみ行なわれる。
換言すれば、EFM信号の極性反転時にのみ上記
位相差分が発生されることになるものである。
される第６図ｇ，ｉに示す信号について説明す
る。すなわち、第６図ｇに示す信号は、EFM信
号の極性反転時に同期して立下り、その後最初に
発生される制御パルス信号の立下りに同期して立
上るものであり、第６図ｉに示す信号は、第６図
ｇに示す信号の立上りに同期して立上り、その後
最初に発生される制御パルス信号の立上りに同期
して立下るものである。このため、第６図ｇ，ｉ
に示す信号のパルス幅の差分を考えると、この差
分は取りも直さず、EFM信号と制御パルス信号
との位相差分に対応することがわかる。しかも、
第６図ｇに示す信号がＬレベルになり、その後つ
づいて第６図ｉに示す信号がＨレベルになるの
は、EFM信号の極性反転時にのみ行なわれる。
換言すれば、EFM信号の極性反転時にのみ上記
位相差分が発生されることになるものである。
このため、第６図ｇ，ｉに示す信号をそれぞれ
前記VCOの周波数上昇及び下降用パルス信号、
Ｄとして使用することにより、制御パルス信号の
位相を、該制御パルス信号の周期よりも不規則な
周期を有する、つまり制御パルス信号の整数倍の
周期を有するEFM信号の位相に合わせ込むこと
ができ、安定な同期クロツク再生を行なうことが
できるものである。
前記VCOの周波数上昇及び下降用パルス信号、
Ｄとして使用することにより、制御パルス信号の
位相を、該制御パルス信号の周期よりも不規則な
周期を有する、つまり制御パルス信号の整数倍の
周期を有するEFM信号の位相に合わせ込むこと
ができ、安定な同期クロツク再生を行なうことが
できるものである。
しかしながら、上記第５図に示す位相比較器で
は、周波数上昇及び下降用パルス信号、Ｄが互
いに接近して出力される。つまり第６図ｇ，ｉに
示す信号の立上りが同時期であるため、第２図に
示したループフイルタ回路１５の演算増幅器１７
の入力は、各パルス信号、Ｄによる変動を受け
るので、周波数上昇及び下降用パルス信号、Ｄ
が互いに干渉し合つて、位相同期ループとして正
確な位相合わせが行なえなくなるという不都合が
生じる。
は、周波数上昇及び下降用パルス信号、Ｄが互
いに接近して出力される。つまり第６図ｇ，ｉに
示す信号の立上りが同時期であるため、第２図に
示したループフイルタ回路１５の演算増幅器１７
の入力は、各パルス信号、Ｄによる変動を受け
るので、周波数上昇及び下降用パルス信号、Ｄ
が互いに干渉し合つて、位相同期ループとして正
確な位相合わせが行なえなくなるという不都合が
生じる。
この発明は上記事情を考慮してなされたもの
で、簡易な構成で、周期の不規則なパルス信号に
対して安定かつ正確な位相合わせを行なうことが
でき、例えばCD方式DAD再生装置の同期クロツ
ク再生等に使用して好適する極めて良好な位相同
期ループ回路を提供することを目的とする。
で、簡易な構成で、周期の不規則なパルス信号に
対して安定かつ正確な位相合わせを行なうことが
でき、例えばCD方式DAD再生装置の同期クロツ
ク再生等に使用して好適する極めて良好な位相同
期ループ回路を提供することを目的とする。
すなわち、この発明に係る位相同期ループ回路
は、電圧制御発振器から出力される第１のパルス
信号と、外部から入力され第１のパルス信号の1/
２以下の周波数を有する第２のパルス信号とを位
相比較し、その位相差成分をチヤージポンプ回路
及びループフイルタ回路を介して電圧制御発振器
に導くことにより、電圧制御発振器の発振周波数
を制御して第２のパルス信号の位相に第１のパル
ス信号の位相を合わせるようにしたものを対象と
している。
は、電圧制御発振器から出力される第１のパルス
信号と、外部から入力され第１のパルス信号の1/
２以下の周波数を有する第２のパルス信号とを位
相比較し、その位相差成分をチヤージポンプ回路
及びループフイルタ回路を介して電圧制御発振器
に導くことにより、電圧制御発振器の発振周波数
を制御して第２のパルス信号の位相に第１のパル
ス信号の位相を合わせるようにしたものを対象と
している。
そして、第２のパルス信号の極性反転時に同期
して発生され、該発生された状態で第１のパルス
信号に同期して発生停止される第１の位相差信号
を出力する第１の位相差信号生成回路と、この第
１の位相差信号生成回路から出力される第１の位
相差信号が発生停止された状態で発生され、該発
生された状態で第１のパルス信号に同期して発生
停止される第２の位相差信号を出力する第２の位
相差信号生成回路と、第１及び第２の位相差信号
に対して該第１の位相差信号が発生停止されてか
ら第２の位相差信号が発生されるまでの間に、所
定の時間的間隔を持たせるように制御する論理回
路とを備え、第１及び第２の位相差信号の発生期
間の差分を第１及び第２のパルス信号の位相差出
力とするように構成したものである。
して発生され、該発生された状態で第１のパルス
信号に同期して発生停止される第１の位相差信号
を出力する第１の位相差信号生成回路と、この第
１の位相差信号生成回路から出力される第１の位
相差信号が発生停止された状態で発生され、該発
生された状態で第１のパルス信号に同期して発生
停止される第２の位相差信号を出力する第２の位
相差信号生成回路と、第１及び第２の位相差信号
に対して該第１の位相差信号が発生停止されてか
ら第２の位相差信号が発生されるまでの間に、所
定の時間的間隔を持たせるように制御する論理回
路とを備え、第１及び第２の位相差信号の発生期
間の差分を第１及び第２のパルス信号の位相差出
力とするように構成したものである。
以下、この発明をCD方式DAD再生装置の同期
クロツク再生用に適用した場合の一実施例につい
て図面を参照して詳細に説明する。第７図におい
て、第５図と同一部分には同一記号を符して示
し、ここでは異なる部分についてのみ述べる。す
なわち、前記DFF回路３０の出力端Ｑを他の
DFF回路３５の入力端Ｄに接続するとともに、
前記アンド回路３１の入力一端に接続する。そし
て、このDFF回路３５のクロツク入力端Ｃをノ
ツト回路３６を逆方向に介して前記入力端子２７
に接続する。また、上記DFF回路３５の反転出
力端を上記アンド回路３１の入力他端に接続し
ている。
クロツク再生用に適用した場合の一実施例につい
て図面を参照して詳細に説明する。第７図におい
て、第５図と同一部分には同一記号を符して示
し、ここでは異なる部分についてのみ述べる。す
なわち、前記DFF回路３０の出力端Ｑを他の
DFF回路３５の入力端Ｄに接続するとともに、
前記アンド回路３１の入力一端に接続する。そし
て、このDFF回路３５のクロツク入力端Ｃをノ
ツト回路３６を逆方向に介して前記入力端子２７
に接続する。また、上記DFF回路３５の反転出
力端を上記アンド回路３１の入力他端に接続し
ている。
上記のような構成において、以下第８図ａ乃至
ｊに示すタイミング図を参照してその動作を説明
する。ただし、第８図ａ乃至ｊに示す信号は、そ
れぞれ第７図中ａ乃至ｊ点に発生されるものであ
る。すると、まず、出力端子３３には先に述べた
ように、第８図ｇに示す信号が発生される。この
第８図ｇに示す信号は、前述したようにその立下
りがEFM信号（第８図ａ参照）の極性反転時に
同期し、その立上りがEFM信号の極性反転後最
初に発生される制御パルス信号（第８図ｂ参照）
の立下りに同期するものである。
ｊに示すタイミング図を参照してその動作を説明
する。ただし、第８図ａ乃至ｊに示す信号は、そ
れぞれ第７図中ａ乃至ｊ点に発生されるものであ
る。すると、まず、出力端子３３には先に述べた
ように、第８図ｇに示す信号が発生される。この
第８図ｇに示す信号は、前述したようにその立下
りがEFM信号（第８図ａ参照）の極性反転時に
同期し、その立上りがEFM信号の極性反転後最
初に発生される制御パルス信号（第８図ｂ参照）
の立下りに同期するものである。
一方、第８図ｆに示す信号が供給されることに
より、DFF回路３０の出力端Ｑからは第８図ｆ
に示す信号を制御パルス信号（第８図ｂ参照）の
立上りでラツチした信号、つまり第８図ｆに示す
信号を制御パルス信号の1/2周期遅延させた第８
図ｈに示す信号が出力される。このため、DFF
回路３５の出力端からは、第８図ｈに示す信号
を制御パルス信号の立上りでラツチした信号を極
性反転した信号、つまり第８図ｈに示す信号を制
御パルス信号の1/2周期遅延させた信号を極性反
転した第８図ｉに示す信号が出力される。そし
て、この第８図ｈに示す信号と第８図ｉに示す信
号とがアンド回路３１に供給されることにより、
結局出力端子３４には第８図ｊに示す信号が出力
される。この第８図ｊに示す信号は、その立上り
が第８図ｇに示す信号の立上り後、制御パルス信
号を1/2周期遅延させた時点に同期し、その立下
りが該時点から制御パルス信号を1/2周期遅延さ
せた時点に同期するものである。
より、DFF回路３０の出力端Ｑからは第８図ｆ
に示す信号を制御パルス信号（第８図ｂ参照）の
立上りでラツチした信号、つまり第８図ｆに示す
信号を制御パルス信号の1/2周期遅延させた第８
図ｈに示す信号が出力される。このため、DFF
回路３５の出力端からは、第８図ｈに示す信号
を制御パルス信号の立上りでラツチした信号を極
性反転した信号、つまり第８図ｈに示す信号を制
御パルス信号の1/2周期遅延させた信号を極性反
転した第８図ｉに示す信号が出力される。そし
て、この第８図ｈに示す信号と第８図ｉに示す信
号とがアンド回路３１に供給されることにより、
結局出力端子３４には第８図ｊに示す信号が出力
される。この第８図ｊに示す信号は、その立上り
が第８図ｇに示す信号の立上り後、制御パルス信
号を1/2周期遅延させた時点に同期し、その立下
りが該時点から制御パルス信号を1/2周期遅延さ
せた時点に同期するものである。
ここで、出力端子３３，３４からそれぞれ出力
される第８図ｇ，ｊに示す信号は、取りも直さず
先に第６図ｇ，ｉに示す信号と同等の性質を有す
るものであり、両信号のパルス幅の差がEFM信
号と制御パルス信号との位相差分に対応するもの
である。このため、第８図ｇ，ｊに示す信号を、
それぞれ前記VCOの周波数上昇及び下降用パル
ス信号、Ｄとして使用することにより、制御パ
ルス信号の位相を、該制御パルス信号の周期より
も不規則な周期を有する、つまり制御パルス信号
の整数倍の周期を有するEFM信号の位相に合わ
せ込むことができる。
される第８図ｇ，ｊに示す信号は、取りも直さず
先に第６図ｇ，ｉに示す信号と同等の性質を有す
るものであり、両信号のパルス幅の差がEFM信
号と制御パルス信号との位相差分に対応するもの
である。このため、第８図ｇ，ｊに示す信号を、
それぞれ前記VCOの周波数上昇及び下降用パル
ス信号、Ｄとして使用することにより、制御パ
ルス信号の位相を、該制御パルス信号の周期より
も不規則な周期を有する、つまり制御パルス信号
の整数倍の周期を有するEFM信号の位相に合わ
せ込むことができる。
そして、第８図ｇ，ｊに示す周波数上昇及び下
降用パルス信号、Ｄは、互いに接近して発生さ
れず、つまり第８図ｇに示す信号が立上がつた
後、制御パルス信号の1/2周期分の時間的間隔
（オフタイム）をもつて第８図ｊに示す信号が立
上るので、前述したように周波数上昇及び下降用
パルス信号、Ｄが互いに干渉し合わないので、
位相同期ループ回路として正確な位相合わせが行
なえるものである。
降用パルス信号、Ｄは、互いに接近して発生さ
れず、つまり第８図ｇに示す信号が立上がつた
後、制御パルス信号の1/2周期分の時間的間隔
（オフタイム）をもつて第８図ｊに示す信号が立
上るので、前述したように周波数上昇及び下降用
パルス信号、Ｄが互いに干渉し合わないので、
位相同期ループ回路として正確な位相合わせが行
なえるものである。
なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。
したがつて、以上詳述したようにこの発明によ
れば、簡易な構成で周期の不規則なパルス信号に
対して安定かつ正確な位相合わせを行なうことが
でき、例えばCD方式DAD再生装置の同期クロツ
ク再生等に使用して好適する極めて良好な位相同
期ループ回路を提供することができる。
れば、簡易な構成で周期の不規則なパルス信号に
対して安定かつ正確な位相合わせを行なうことが
でき、例えばCD方式DAD再生装置の同期クロツ
ク再生等に使用して好適する極めて良好な位相同
期ループ回路を提供することができる。
第１図は位相同期ループを説明するためのブロ
ツク構成図、第２図は同位相同期ループ中のチヤ
ージポンプ回路及びループフイルタ回路を具体的
に示すブロツク回路構成図、第３図及び第４図ａ
乃至ｄはそれぞれ同位相同期ループに使用される
従来の位相比較器を示すブロツク構成図及びその
タイミング図、第５図及び第６図ａ乃至ｉはそれ
ぞれ他の従来の位相比較器を示すブロツク回路構
成図及びその各部のタイミング図、第７図及び第
８図ａ乃至ｊはそれぞれこの発明に係る位相同期
ループ回路の一実施例を示すブロツク回路構成図
及びその各部のタイミング図である。 １１……入力端子、１２……VCO、１３……
位相比較器、１４……チヤージポンプ回路、１５
……ループフイルタ回路、１６……出力端子、１
７……演算増幅器、１８……位相比較器本体、１
９，２０……入力端子、２１，２２……出力端
子、２３……入力端子、２４……DFF回路、２
５……EXオア回路、２６……DFF回路、２７…
…入力端子、２８……DFF回路、２９……ナン
ド回路、３０……DFF回路、３１……アンド回
路、３２……ノツト回路、３３，３４……出力端
子、３５……DFF回路、３６……ノツト回路。
ツク構成図、第２図は同位相同期ループ中のチヤ
ージポンプ回路及びループフイルタ回路を具体的
に示すブロツク回路構成図、第３図及び第４図ａ
乃至ｄはそれぞれ同位相同期ループに使用される
従来の位相比較器を示すブロツク構成図及びその
タイミング図、第５図及び第６図ａ乃至ｉはそれ
ぞれ他の従来の位相比較器を示すブロツク回路構
成図及びその各部のタイミング図、第７図及び第
８図ａ乃至ｊはそれぞれこの発明に係る位相同期
ループ回路の一実施例を示すブロツク回路構成図
及びその各部のタイミング図である。 １１……入力端子、１２……VCO、１３……
位相比較器、１４……チヤージポンプ回路、１５
……ループフイルタ回路、１６……出力端子、１
７……演算増幅器、１８……位相比較器本体、１
９，２０……入力端子、２１，２２……出力端
子、２３……入力端子、２４……DFF回路、２
５……EXオア回路、２６……DFF回路、２７…
…入力端子、２８……DFF回路、２９……ナン
ド回路、３０……DFF回路、３１……アンド回
路、３２……ノツト回路、３３，３４……出力端
子、３５……DFF回路、３６……ノツト回路。
Claims (1)
- １ 電圧制御発振器から出力される第１のパルス
信号と、外部から入力され前記第１のパルス信号
の1/2以下の周波数を有する第２のパルス信号と
を位相比較し、その位相差成分をチヤージポンプ
回路及びループフイルタ回路を介して前記電圧制
御発振器に導くことにより、前記電圧制御発振器
の発振周波数を制御して前記第２のパルス信号の
位相に前記第１のパルス信号の位相を合わせるよ
うにしてなる位相同期ループ回路において、前記
第２のパルス信号の極性反転時に同期して発生さ
れ、該発生された状態で前記第１のパルス信号に
同期して発生停止される第１の位相差信号を出力
する第１の位相差信号生成回路と、この第１の位
相差信号生成回路から出力される第１の位相差信
号が発生停止された状態で発生され、該発生され
た状態で前記第１のパルス信号に同期して発生停
止される第２の位相差信号を出力する第２の位相
差信号生成回路と、前記第１及び第２の位相差信
号に対して該第１の位相差信号が発生停止されて
から前記第２の位相差信号が発生されるまでの間
に、所定の時間的間隔を持たせるように制御する
論理回路とを具備し、前記第１及び第２の位相差
信号の発生期間の差分を前記第１及び第２のパル
ス信号の位相差出力とするようにしてなることを
特徴とする位相同期ループ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221308A JPS59111422A (ja) | 1982-12-17 | 1982-12-17 | 位相同期ル−プ回路 |
| US06/563,259 US4580100A (en) | 1982-12-17 | 1983-12-19 | Phase locked loop clock recovery circuit for data reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221308A JPS59111422A (ja) | 1982-12-17 | 1982-12-17 | 位相同期ル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111422A JPS59111422A (ja) | 1984-06-27 |
| JPH0317250B2 true JPH0317250B2 (ja) | 1991-03-07 |
Family
ID=16764755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221308A Granted JPS59111422A (ja) | 1982-12-17 | 1982-12-17 | 位相同期ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111422A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177426A (ja) * | 1984-09-25 | 1986-04-21 | Sony Corp | 位相比較回路 |
| JPS6346013A (ja) * | 1986-08-13 | 1988-02-26 | Sony Corp | フエ−ズロツクドル−プ回路 |
| JPH082049B2 (ja) * | 1987-08-20 | 1996-01-10 | パイオニア株式会社 | デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路 |
| JP6119304B2 (ja) * | 2013-02-28 | 2017-04-26 | 株式会社富士通ゼネラル | デジタル発振器及びデジタルｐｌｌ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586217A (en) * | 1978-12-25 | 1980-06-28 | Nippon Kogaku Kk <Nikon> | Pll phase comparator |
-
1982
- 1982-12-17 JP JP57221308A patent/JPS59111422A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59111422A (ja) | 1984-06-27 |
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