JPH0317252B2 - - Google Patents
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- JPH0317252B2 JPH0317252B2 JP58018755A JP1875583A JPH0317252B2 JP H0317252 B2 JPH0317252 B2 JP H0317252B2 JP 58018755 A JP58018755 A JP 58018755A JP 1875583 A JP1875583 A JP 1875583A JP H0317252 B2 JPH0317252 B2 JP H0317252B2
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- frequency
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- oscillator
- oscillation
- programmable
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- 230000010355 oscillation Effects 0.000 claims description 49
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 238000013459 approach Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
本発明はＳ／Ｎを向上させたPLL周波数シン
セサイザに関する。 （従来技術） 従来のPLL周波数シンセサイザは第１図ａま
たは第１図ｂに示す如く構成されていた。 第１図ａに示した従来のPLL周波数シンセサ
イザは電圧制御発振器１のの発振周波数をプログ
ラマブル分周器２にて分周し、プログラマブル分
周器２にて分周された電圧制御発振器１の発振出
力の位相と基準発振器３の発振出力の位相とを位
相比較器４で位相比較し、位相比較器４の出力を
ローパスフイルタ５を介して電圧制御発振器１に
制御電圧として帰還し、電圧制御発振器１の発振
周波数を制御している。 一方、第１図ａに示した周波数シンセサイザ
を、シンセサイザ方式のFM受信機において局部
発振器として使用した場合、受信周波数帯が76M
Hz〜90MH、中間周波数を10.7MH、基準周波数
発振器３の発振周波数すなわち基準周波数100K
Hzとしたとき、プログラマブル分周器２の分周比
は653〜793まで可変することになる。 しかるに、一般にPLL周波数シンセサイザの
Ｓ／Ｎは分周比に無関係で、ループの周波数応答
が高い程向上して、基準周波数Ｓ／Ｎに近ずく。
しかし、位相比較器が発生するノイズの存在を考
慮した場合、分周比が大きいことによるゲインの
低下を位相比較器の出力を増幅して補償し必要な
ループゲインを得るよりも、分周比を小さくして
位相比較器より後段におけるゲインを下げた方が
Ｓ／Ｎの高いPLL周波数シンセサイザを得るこ
とができる。 このため分周比を小さくできるようにした従来
のPLL周波数シンセサイザに第１図ｂに示す如
くヘテロダインを使用したものがある。第１図ｂ
に示すPLL周波数シンセサイザは、発振器６と、
混合回路７とローパスフイルタ８とからなる周波
数変換回路Ａとを備え、発振器６の発振出力と電
圧制御発振器１の発振出力とを周波数変換回路Ａ
に入力し、周波数変換回路Ａにて両入力の周波数
差の出力に変換し、周波数変換回路Ａの出力の周
波数をプログラマブル分周器９で分周して、プロ
グラマブル分周器９の出力の位相と基準発振器３
の出力の位相とを位相比較器４で位相比較し、位
相比較器４の出力をローパスフイルタ５を介して
電圧制御発振器１に制御電圧として帰還してい
る。 第１図ｂに示したPLL周波数シンセサイザを
シンセサイザ方式のFM受信機における局部発振
器として用いた場合、発振器６の発振周波数を
65MHzに設定したときは、前記各周波数条件にお
いて、プログラマブル分周器９の分周比は３〜
143まで変化させればよく分周比は第１図ａの場
合よりも低下する。 電圧制御発振器１の発振周波数を上記した周波
数関係の場合に、設定周波数65.3〜79.3MHzの範
囲内に完全に制限することは困難であつて、下限
周波数より小さい周波数から上限周波数より大き
い周波数の範囲にまで動作することが多い。ここ
で第１図ｂに示したPLL周波数シンセサイザの
場合、周波数変換回路Ａの出力の周波数関係を電
圧制御発振器１の発振周波数から基準周波数
（65MHz）を差引いた周波数とし、この周波数を
プログラマブル分周器９で分周するものとする。
しかるに電圧制御発振器１の発振周波数から基準
周波数を差引いた周波数を分周する場合と逆に、
基準周波数から電圧制御発振器１の発振周波数を
差引いた周波数においても、プログラマブル分周
器９に入力される周波数が同一周波数となる場合
が生ずる。上記した関係でPLL周波数シンセサ
イザが動作するとプログラマブル分周器９の分周
比の関係において、電圧制御発振器１の発振周波
数が変化する方向が逆方向となる。たとえば、プ
ログラマブル分周器９の分周比を３に設定した場
合において、プログラマブル分周器９に入力され
る周波数変換回路Ａからの出力の周波数が100K
HzとなることでPLL回路はロツクするが、この
場合に電圧制御発振器１の発振周波数は65.3MHz
と64.7MHz（電圧制御発振器１の発振周波数が
65.3MHzより小さい周波数の発振がなされ得るた
め）の両方の周波数にロツクするという欠点があ
つた。 （発明の目的） 本発明は上記にかんがみなされたもので、分周
比を小さくできてＳ／Ｎが向上するとともに、設
定分周比によつて２つの周波数にロツクするよう
なことのないPLL周波数シンセサイザを提供す
ることを目的とする。 以下本発明を実施例により説明する。 （発明の構成） 第２図は本発明の一実施例の構成を示すブロツ
ク図である。 本発明の一実施例におけるPLL周波数シンセ
サイザは、電圧制御発振器１の発振出力と発振器
６の発振出力とを、混合回路７とローパスフイル
タ８とからなる周波数変換回路Ａに供給して、周
波数変換回路Ａによつて電圧制御発振器の発振周
波数と発振器６の発振周波数との差周波数の出力
に変換し、周波数変換回路Ａの出力の周波数をプ
ログラマブル分周器９によつて分周するように構
成してある。また同様に電圧制御発振器１の発振
出力と発振器１０の発振出力とを、混合回路１１
とローパスフイルタ１２とからなる周波数変換回
路Ｂに供給して、周波数変換回路Ｂによつて電圧
制御発振器１の発振周波数と発振器１０の発振周
波数との差周波数の出力に変換し、周波数変換回
路Ｂの出力の周波数をプログラマブル分周器１３
によつて分周するように構成してある。またプロ
グラマブル分周器６の出力の位相とプログラマブ
ル分周器１３の出力の位相とを位相比較器４にて
位相比較し、位相比較出力をローパスフイルタ５
を介して制御電圧として電圧制御発振器１に帰還
するように構成してある。 （発明の作用） 以上の如く構成した本発明の一実施例におい
て、発振器６の発振周波数と電圧制御発振器１の
発振周波数との差周波数はプログラマブル分周器
９で分周され、、発振器１０の発振周波数と電圧
制御発振器１の発振周波数とを差周波数はプログ
ラマブル分周器１３で分周される。プログラマブ
ル分周器９の出力の位相とプログラマブル分周器
１３の出力の位相とは位相比較器４で比較され、
位相比較器４の出力はローパスフイルタ５で平滑
化されて電圧制御発振器１の発振周波数が制御さ
れる。 そこで発振器６の発振周波数を1、発振器１０
の発振周波数を2、プログラマブル分周器９の設
定分周比をｎ、プログラマブル分周器１３の設定
分周比をｍ、分周比ｎとｍとの間における関係を
ｎ＋ｍ＝ｋ＝一定とし、かつ電圧制御発振器１の
発振周波数をvとしたとき、1＜v＜2とする。
また混合回路７において電圧制御発振器１の発振
周波数vから発振器６の発振周波数1を差引いた
周波数（v−1）が出力され、混合回路１１にお
いて電圧制御発振器の発振周波数vを発振器１０
の発振周波数2から差引いた周波数（2−v）が
出力されるものとする。 この場合に分周比ｎ、ｍは共に、ｎ、ｍ＞０で
かつ整数である。 PLL周波数シンセサイザがロツク状態にある
とき、プログラマブル分周器９の出力およびプロ
グラマブル分周器１３の出力における周波数の関
係をみた場合 （v−1）／ｎ＝（2−v）／ｍである。 すなわち、 ０＜ｍ／ｎ＝2−v／v−1 となる。 上式は、ｍ／ｎはｍ／ｎ＞０であつて右辺の分母およ び分子が共に正で、かつ（2−v）／（v−1）
がｍ／ｎに等しいときにロツクし、さらに（v−
1）、（2−v）の何れかが負になつたときには
（2−v）／（v−1）は負となつてロツクしな
いことを示している。すなわち、仮にvが電圧制
御発振器１の設定周波数範囲外に低下し、v＜1
となつたときは、（2−v）＞０、（v−1）＜V0
と
なり、（2−v）／（v−1）は負になることに
なるが、このときはロツクされない。 また逆にvが電圧制御発振器１の設定周波数範
囲外に増加し、v＜2となつたときは（2−v）
＜０、（v−1）＞０となり、このときもロツクさ
れない。 したがつて、電圧制御発振器１の発振周波数が
設定周波数範囲外の発振周波数となつた場合は
PLL周波数シンセサイザはロツクしない。これ
は混合回路７において（v−1）、混合回路１１
において（2−v）の周波数を出力する互いに逆
の構成にしてあるためであり、従来生じた周波数
vが一義的に定まらないような現象が生ずること
はない。 また、周波数vが設定周波数の範囲内にあると
き、ロツク状態における電圧制御発振器１の発振
周波数vは v＝１／ｎ＋ｍ（n2＋m1） となり、設定分周比ｎ、ｍにより一義的に定まる
ことになる。ここで前記した如くｎ＋ｍ＝ｋ＝一
定であることは勿論である。 さらにまた、周波数関係は1＞v＞2でも成立
する。 またプログラマブル分周器９の設定分周比の最
大値をnMAX、最小値をnMIN、プログラマブル分周
器１３の設定分周比の最大値をmMAX、最小値を
mMINとしたとき、nMAX＋mMIN＝nMIN＋mMAX＝ｋ
であり、ロツク時における電圧制御発振器１の発
振周波数の最小値VMIN、最大値VMAXは VMIN＝１／ｍ＋ｎ（nMIN 2＋mMAX 1） VMAX＝１／ｍ＋ｎ（nMAX 2＋mMIN 1） となる。 ここで本実施例のPLL周破数シンセサイザを、
前記従来例に説明した周波数条件のシンセサイザ
方式FM受信機に適用した場合においてその一例
を説明する。 混合回路７および１１の周波数関係は前記と同
様であり、電圧制御発振器１の発振周波数vは
65.3〜79.3MHzであり、発振器６の発振周波数を
65MHz、発振器１０の発振周波数を79.6MHzに設
定すると、必要な局部発振周波数に対して、周波
数変換回路Ａの出力の周波数は0.3MHz〜14.3M
Hzとなり、周波数変換回路Ｂの出力の周波数は
14.3MHz〜0.3MHzとなる。比較周波数を0.1MHz
とすれば、プログラマブル分周器９の分周比は３
〜143まで変化させればよく、プログラマブル分
周器１３の分周比はプログラマブル分周器９の分
周比との和を146維持しつつ143〜３まで変化させ
ればよい。 いまたとえばプログラマブル分周器９の分周比
ｎを３に、プログラマブル分周器１３の分周比ｍ
を143に設定したときのロツク状態においては電
圧制御発振器１の発振周波数は65.3MHzに、分周
比ｎ＝ｎ＝73に設定したときは72.3MHzに、分周
比ｎ＝143およびｍ＝３に設定したときは79.3M
Hzにそれぞれ１義的に定まる。他の分周比ｎ、ｍ
の場合も同様である。 ここで分周比ｎ、ｍと、電圧制御発振器１の発
振周波数vとの関係を表示すれば第１表に示す如
くになる。
セサイザに関する。 （従来技術） 従来のPLL周波数シンセサイザは第１図ａま
たは第１図ｂに示す如く構成されていた。 第１図ａに示した従来のPLL周波数シンセサ
イザは電圧制御発振器１のの発振周波数をプログ
ラマブル分周器２にて分周し、プログラマブル分
周器２にて分周された電圧制御発振器１の発振出
力の位相と基準発振器３の発振出力の位相とを位
相比較器４で位相比較し、位相比較器４の出力を
ローパスフイルタ５を介して電圧制御発振器１に
制御電圧として帰還し、電圧制御発振器１の発振
周波数を制御している。 一方、第１図ａに示した周波数シンセサイザ
を、シンセサイザ方式のFM受信機において局部
発振器として使用した場合、受信周波数帯が76M
Hz〜90MH、中間周波数を10.7MH、基準周波数
発振器３の発振周波数すなわち基準周波数100K
Hzとしたとき、プログラマブル分周器２の分周比
は653〜793まで可変することになる。 しかるに、一般にPLL周波数シンセサイザの
Ｓ／Ｎは分周比に無関係で、ループの周波数応答
が高い程向上して、基準周波数Ｓ／Ｎに近ずく。
しかし、位相比較器が発生するノイズの存在を考
慮した場合、分周比が大きいことによるゲインの
低下を位相比較器の出力を増幅して補償し必要な
ループゲインを得るよりも、分周比を小さくして
位相比較器より後段におけるゲインを下げた方が
Ｓ／Ｎの高いPLL周波数シンセサイザを得るこ
とができる。 このため分周比を小さくできるようにした従来
のPLL周波数シンセサイザに第１図ｂに示す如
くヘテロダインを使用したものがある。第１図ｂ
に示すPLL周波数シンセサイザは、発振器６と、
混合回路７とローパスフイルタ８とからなる周波
数変換回路Ａとを備え、発振器６の発振出力と電
圧制御発振器１の発振出力とを周波数変換回路Ａ
に入力し、周波数変換回路Ａにて両入力の周波数
差の出力に変換し、周波数変換回路Ａの出力の周
波数をプログラマブル分周器９で分周して、プロ
グラマブル分周器９の出力の位相と基準発振器３
の出力の位相とを位相比較器４で位相比較し、位
相比較器４の出力をローパスフイルタ５を介して
電圧制御発振器１に制御電圧として帰還してい
る。 第１図ｂに示したPLL周波数シンセサイザを
シンセサイザ方式のFM受信機における局部発振
器として用いた場合、発振器６の発振周波数を
65MHzに設定したときは、前記各周波数条件にお
いて、プログラマブル分周器９の分周比は３〜
143まで変化させればよく分周比は第１図ａの場
合よりも低下する。 電圧制御発振器１の発振周波数を上記した周波
数関係の場合に、設定周波数65.3〜79.3MHzの範
囲内に完全に制限することは困難であつて、下限
周波数より小さい周波数から上限周波数より大き
い周波数の範囲にまで動作することが多い。ここ
で第１図ｂに示したPLL周波数シンセサイザの
場合、周波数変換回路Ａの出力の周波数関係を電
圧制御発振器１の発振周波数から基準周波数
（65MHz）を差引いた周波数とし、この周波数を
プログラマブル分周器９で分周するものとする。
しかるに電圧制御発振器１の発振周波数から基準
周波数を差引いた周波数を分周する場合と逆に、
基準周波数から電圧制御発振器１の発振周波数を
差引いた周波数においても、プログラマブル分周
器９に入力される周波数が同一周波数となる場合
が生ずる。上記した関係でPLL周波数シンセサ
イザが動作するとプログラマブル分周器９の分周
比の関係において、電圧制御発振器１の発振周波
数が変化する方向が逆方向となる。たとえば、プ
ログラマブル分周器９の分周比を３に設定した場
合において、プログラマブル分周器９に入力され
る周波数変換回路Ａからの出力の周波数が100K
HzとなることでPLL回路はロツクするが、この
場合に電圧制御発振器１の発振周波数は65.3MHz
と64.7MHz（電圧制御発振器１の発振周波数が
65.3MHzより小さい周波数の発振がなされ得るた
め）の両方の周波数にロツクするという欠点があ
つた。 （発明の目的） 本発明は上記にかんがみなされたもので、分周
比を小さくできてＳ／Ｎが向上するとともに、設
定分周比によつて２つの周波数にロツクするよう
なことのないPLL周波数シンセサイザを提供す
ることを目的とする。 以下本発明を実施例により説明する。 （発明の構成） 第２図は本発明の一実施例の構成を示すブロツ
ク図である。 本発明の一実施例におけるPLL周波数シンセ
サイザは、電圧制御発振器１の発振出力と発振器
６の発振出力とを、混合回路７とローパスフイル
タ８とからなる周波数変換回路Ａに供給して、周
波数変換回路Ａによつて電圧制御発振器の発振周
波数と発振器６の発振周波数との差周波数の出力
に変換し、周波数変換回路Ａの出力の周波数をプ
ログラマブル分周器９によつて分周するように構
成してある。また同様に電圧制御発振器１の発振
出力と発振器１０の発振出力とを、混合回路１１
とローパスフイルタ１２とからなる周波数変換回
路Ｂに供給して、周波数変換回路Ｂによつて電圧
制御発振器１の発振周波数と発振器１０の発振周
波数との差周波数の出力に変換し、周波数変換回
路Ｂの出力の周波数をプログラマブル分周器１３
によつて分周するように構成してある。またプロ
グラマブル分周器６の出力の位相とプログラマブ
ル分周器１３の出力の位相とを位相比較器４にて
位相比較し、位相比較出力をローパスフイルタ５
を介して制御電圧として電圧制御発振器１に帰還
するように構成してある。 （発明の作用） 以上の如く構成した本発明の一実施例におい
て、発振器６の発振周波数と電圧制御発振器１の
発振周波数との差周波数はプログラマブル分周器
９で分周され、、発振器１０の発振周波数と電圧
制御発振器１の発振周波数とを差周波数はプログ
ラマブル分周器１３で分周される。プログラマブ
ル分周器９の出力の位相とプログラマブル分周器
１３の出力の位相とは位相比較器４で比較され、
位相比較器４の出力はローパスフイルタ５で平滑
化されて電圧制御発振器１の発振周波数が制御さ
れる。 そこで発振器６の発振周波数を1、発振器１０
の発振周波数を2、プログラマブル分周器９の設
定分周比をｎ、プログラマブル分周器１３の設定
分周比をｍ、分周比ｎとｍとの間における関係を
ｎ＋ｍ＝ｋ＝一定とし、かつ電圧制御発振器１の
発振周波数をvとしたとき、1＜v＜2とする。
また混合回路７において電圧制御発振器１の発振
周波数vから発振器６の発振周波数1を差引いた
周波数（v−1）が出力され、混合回路１１にお
いて電圧制御発振器の発振周波数vを発振器１０
の発振周波数2から差引いた周波数（2−v）が
出力されるものとする。 この場合に分周比ｎ、ｍは共に、ｎ、ｍ＞０で
かつ整数である。 PLL周波数シンセサイザがロツク状態にある
とき、プログラマブル分周器９の出力およびプロ
グラマブル分周器１３の出力における周波数の関
係をみた場合 （v−1）／ｎ＝（2−v）／ｍである。 すなわち、 ０＜ｍ／ｎ＝2−v／v−1 となる。 上式は、ｍ／ｎはｍ／ｎ＞０であつて右辺の分母およ び分子が共に正で、かつ（2−v）／（v−1）
がｍ／ｎに等しいときにロツクし、さらに（v−
1）、（2−v）の何れかが負になつたときには
（2−v）／（v−1）は負となつてロツクしな
いことを示している。すなわち、仮にvが電圧制
御発振器１の設定周波数範囲外に低下し、v＜1
となつたときは、（2−v）＞０、（v−1）＜V0
と
なり、（2−v）／（v−1）は負になることに
なるが、このときはロツクされない。 また逆にvが電圧制御発振器１の設定周波数範
囲外に増加し、v＜2となつたときは（2−v）
＜０、（v−1）＞０となり、このときもロツクさ
れない。 したがつて、電圧制御発振器１の発振周波数が
設定周波数範囲外の発振周波数となつた場合は
PLL周波数シンセサイザはロツクしない。これ
は混合回路７において（v−1）、混合回路１１
において（2−v）の周波数を出力する互いに逆
の構成にしてあるためであり、従来生じた周波数
vが一義的に定まらないような現象が生ずること
はない。 また、周波数vが設定周波数の範囲内にあると
き、ロツク状態における電圧制御発振器１の発振
周波数vは v＝１／ｎ＋ｍ（n2＋m1） となり、設定分周比ｎ、ｍにより一義的に定まる
ことになる。ここで前記した如くｎ＋ｍ＝ｋ＝一
定であることは勿論である。 さらにまた、周波数関係は1＞v＞2でも成立
する。 またプログラマブル分周器９の設定分周比の最
大値をnMAX、最小値をnMIN、プログラマブル分周
器１３の設定分周比の最大値をmMAX、最小値を
mMINとしたとき、nMAX＋mMIN＝nMIN＋mMAX＝ｋ
であり、ロツク時における電圧制御発振器１の発
振周波数の最小値VMIN、最大値VMAXは VMIN＝１／ｍ＋ｎ（nMIN 2＋mMAX 1） VMAX＝１／ｍ＋ｎ（nMAX 2＋mMIN 1） となる。 ここで本実施例のPLL周破数シンセサイザを、
前記従来例に説明した周波数条件のシンセサイザ
方式FM受信機に適用した場合においてその一例
を説明する。 混合回路７および１１の周波数関係は前記と同
様であり、電圧制御発振器１の発振周波数vは
65.3〜79.3MHzであり、発振器６の発振周波数を
65MHz、発振器１０の発振周波数を79.6MHzに設
定すると、必要な局部発振周波数に対して、周波
数変換回路Ａの出力の周波数は0.3MHz〜14.3M
Hzとなり、周波数変換回路Ｂの出力の周波数は
14.3MHz〜0.3MHzとなる。比較周波数を0.1MHz
とすれば、プログラマブル分周器９の分周比は３
〜143まで変化させればよく、プログラマブル分
周器１３の分周比はプログラマブル分周器９の分
周比との和を146維持しつつ143〜３まで変化させ
ればよい。 いまたとえばプログラマブル分周器９の分周比
ｎを３に、プログラマブル分周器１３の分周比ｍ
を143に設定したときのロツク状態においては電
圧制御発振器１の発振周波数は65.3MHzに、分周
比ｎ＝ｎ＝73に設定したときは72.3MHzに、分周
比ｎ＝143およびｍ＝３に設定したときは79.3M
Hzにそれぞれ１義的に定まる。他の分周比ｎ、ｍ
の場合も同様である。 ここで分周比ｎ、ｍと、電圧制御発振器１の発
振周波数vとの関係を表示すれば第１表に示す如
くになる。
【表】
Claims (1)
- １ 互に異なる周波数で発振する第１および第２
の発振器と、電圧制御発振器と、前記第１の発振
器の発振周波数と前記電圧制御発振器の発振周波
数の差周波数の出力を発する第１の周波数変換回
路と、前記電圧制御発振器の発振周波数と前記第
２の発振器の発振周波数との差周波数の出力を発
する第２の周波数変換回路と、前記第１の周波数
変換回路の出力が供給される第１のプログラマブ
ル分周器と、前記第２の周波数変換回路の出力が
供給されかつ第１のプログラマブル分周器の設定
分周比との和が所定の一定値となるように分周比
が設定される第２のプログラマブル分周器と、前
記第１のプログラマブル分周器の出力と前記第２
のプログラマブル分周器の出力とが入力として供
給されて両入力の位相を比較する位相比較器とを
備え、前記位相比較器の出力を前記電圧制御発振
器に帰還してなることを特徴とするPLL周波数
シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018755A JPS59146228A (ja) | 1983-02-09 | 1983-02-09 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018755A JPS59146228A (ja) | 1983-02-09 | 1983-02-09 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146228A JPS59146228A (ja) | 1984-08-22 |
| JPH0317252B2 true JPH0317252B2 (ja) | 1991-03-07 |
Family
ID=11980458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018755A Granted JPS59146228A (ja) | 1983-02-09 | 1983-02-09 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146228A (ja) |
-
1983
- 1983-02-09 JP JP58018755A patent/JPS59146228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59146228A (ja) | 1984-08-22 |
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