JPS59146228A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JPS59146228A JPS59146228A JP58018755A JP1875583A JPS59146228A JP S59146228 A JPS59146228 A JP S59146228A JP 58018755 A JP58018755 A JP 58018755A JP 1875583 A JP1875583 A JP 1875583A JP S59146228 A JPS59146228 A JP S59146228A
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- JP
- Japan
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- oscillator
- programmable
- oscillation
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- 230000010355 oscillation Effects 0.000 claims description 34
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 235000013372 meat Nutrition 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 3
- 241000257465 Echinoidea Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001921 mouthing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＳ／Ｎを向」ニさせたＰＬＬ周波数シンセサイ
ザに関する。
ザに関する。
（従来技術）
従来のＰＬＬ周波数／ンセサイザは第１図（ａ）または
第１図（ｂ）に示す如く構成されていた。
第１図（ｂ）に示す如く構成されていた。
第１図（ａ）に示した従来のＰＬＬ周波数シンセサイザ
は電圧制御発振器１の発振周波数をブ゛ログラ／” −
′ プル分周器２にて分周し、プログラマブル分周器２にて
分周された電圧制御発振器１の発振出力の位相と基準発
振器３０発振出力の位相とを位相比較器４で位相比較し
、位相比較器４の出力をロー・ぐスフィルタ５を介して
電圧制御発振器１に制御電圧として帰還し、電圧制御発
振器１の発４に周波数を制御している。
は電圧制御発振器１の発振周波数をブ゛ログラ／” −
′ プル分周器２にて分周し、プログラマブル分周器２にて
分周された電圧制御発振器１の発振出力の位相と基準発
振器３０発振出力の位相とを位相比較器４で位相比較し
、位相比較器４の出力をロー・ぐスフィルタ５を介して
電圧制御発振器１に制御電圧として帰還し、電圧制御発
振器１の発４に周波数を制御している。
一方、第１図（、）に示した周波数シンセサイザを、シ
ンセサイザ方式のＦＭ受信機において局部発振器として
使用した場合、受信周波数帯が７６ ＭＦｉｚ〜９０Ｍ
Ｈ１中間周波数を１０．７ＭＨ１基準周波数発振器３の
発振周波数すなわち基準周波数１００ ｋＦＩｚとした
とき、プログラマブル分周器２の分周比は６５３〜７９
３寸で可変す、ること邑なる。 □゛しかるに、一般に
ＰＬＬ、周竺数シンセサイザのＳハは分周比に無関係で
、ループの周波数応答が高い程向上して、基準周波数の
Ｓ／Ｎに近ずく。しかし、位相比較器が発生するノイズ
の存在を考慮した場合、分周比が大きいことによるゲイ
ンの低下を位相比較器の出力を増幅して補償し必要なル
ープケ゛インを得るよりも、□分局□比番小さくして位
相比較器より後段におけるかインを下げた方がＳ／／Ｎ
の高いＰＬＬ周波数シンセサイザを得ることができる。
ンセサイザ方式のＦＭ受信機において局部発振器として
使用した場合、受信周波数帯が７６ ＭＦｉｚ〜９０Ｍ
Ｈ１中間周波数を１０．７ＭＨ１基準周波数発振器３の
発振周波数すなわち基準周波数１００ ｋＦＩｚとした
とき、プログラマブル分周器２の分周比は６５３〜７９
３寸で可変す、ること邑なる。 □゛しかるに、一般に
ＰＬＬ、周竺数シンセサイザのＳハは分周比に無関係で
、ループの周波数応答が高い程向上して、基準周波数の
Ｓ／Ｎに近ずく。しかし、位相比較器が発生するノイズ
の存在を考慮した場合、分周比が大きいことによるゲイ
ンの低下を位相比較器の出力を増幅して補償し必要なル
ープケ゛インを得るよりも、□分局□比番小さくして位
相比較器より後段におけるかインを下げた方がＳ／／Ｎ
の高いＰＬＬ周波数シンセサイザを得ることができる。
このため分局比を小さくできるようにした従来のＰＬＬ
周波截シンセサイザに第１図（ｂ）に示す如くヘテロダ
インを使用したものがある。第１図（ｂ）に示すＰＬＬ
周波数シンセサイザは、発振器６と、混合回路７とロー
パスフィルタ８とからなる周波数・変換回路Ａとを備え
、発振器６の発振出力と電圧制御発振器１の発振出力と
を周波数変換回路Ａに入力し、周波数変換回路Ａにて両
入力の周波数差１の出力に変換し、周波数変換回路Ａの
出力の周波数をプログラマブル分周器９で分周して、プ
ログラマブル分周器９の出力の位相と基準発振器３の出
力の位相とを需相比較器４で年相ｉ′、し１．位相比較
器４の出力をローノぐスフィルタ５′ｊｔ介して電圧制
御発振器１に制御電圧として帰還している。
周波截シンセサイザに第１図（ｂ）に示す如くヘテロダ
インを使用したものがある。第１図（ｂ）に示すＰＬＬ
周波数シンセサイザは、発振器６と、混合回路７とロー
パスフィルタ８とからなる周波数・変換回路Ａとを備え
、発振器６の発振出力と電圧制御発振器１の発振出力と
を周波数変換回路Ａに入力し、周波数変換回路Ａにて両
入力の周波数差１の出力に変換し、周波数変換回路Ａの
出力の周波数をプログラマブル分周器９で分周して、プ
ログラマブル分周器９の出力の位相と基準発振器３の出
力の位相とを需相比較器４で年相ｉ′、し１．位相比較
器４の出力をローノぐスフィルタ５′ｊｔ介して電圧制
御発振器１に制御電圧として帰還している。
第１図（ｂ）に示したＰＬＬ周波数シンセサイザを７ン
セサイザ方式のＦ’Ｍ受信機における局部発振器として
用いた場合、発振器６の発振周波数を６５Ｍ［（ｚに設
定したときは、前記各周波数条件において、プログラマ
ブル分周器９の分周比は３〜１４３貸変化させればよく
分周器は一図（ａ）’の場合よりも低下する。 。
セサイザ方式のＦ’Ｍ受信機における局部発振器として
用いた場合、発振器６の発振周波数を６５Ｍ［（ｚに設
定したときは、前記各周波数条件において、プログラマ
ブル分周器９の分周比は３〜１４３貸変化させればよく
分周器は一図（ａ）’の場合よりも低下する。 。
しかし第１図（ｂ）に示したＰＬＩ、周波数シンセサイ
ザの場合、たとえばプログラマブル分周器９の分周比を
３に設定したときは６５．３ ＭＨｚと６４．７］Ｖｆ
ｆ（＝の両方の周波数にロックする欠点があった。
ザの場合、たとえばプログラマブル分周器９の分周比を
３に設定したときは６５．３ ＭＨｚと６４．７］Ｖｆ
ｆ（＝の両方の周波数にロックする欠点があった。
（発明の目的）
本発明は上記にかんがみなされたもので、分局比を小さ
くできてＳＩＮが向上するとともに、設定分周比によっ
て２つの周波数にロックするようガことのないＰＬＬ周
波数シンセサイザを提供することを目的とする。
くできてＳＩＮが向上するとともに、設定分周比によっ
て２つの周波数にロックするようガことのないＰＬＬ周
波数シンセサイザを提供することを目的とする。
実施例により説明する。
（発明の＋１へ成）
第３図は本鉢明の一実施例の構成を示すフ゛−ツク図で
ある。
ある。
本発明の一実施例におけるＰＬＬ周波数シンセサイザは
、電圧制御発振器１の梶振出力と発振器６０発振出力と
を、混合回路７とロー、ａスフイルり８とからなる周波
数変換回路Ａに供給して、周波数変換回路Ａによって電
圧制御−振器の発振周波数と発振器６の発振周波数との
差周波紗の出力に門換し、周波数変換回路Ａの出力の周
波数をブーグラマプル分周器９によって分周する主うに
構成しである。また同様に電圧制御発振＠Ｄ ’ １の
発振出力と発振器１０の発振出力とを、混□合回路１１
とロー・やスフィルタ１２とからなる周波数変換回路Ｂ
に供給して、周波数変換回路Ｂによって電圧制御発振器
１の発□振周波数と発振器１０の発振周波数との差周波
数の出力に変換し、周波数変換回路Ｂの出力の周波数を
プログラマブル分周器１３によって分周するように構成
しである。またプログラマブル分周器９の出力め位相と
プログラマブル分周器１３の出力の位相とを位相比較器
４にて位相比較し、位相比較出力をローパスフィルタ５
を介して制御電圧として電圧制御発振器１に帰還するよ
うに構成しである。
、電圧制御発振器１の梶振出力と発振器６０発振出力と
を、混合回路７とロー、ａスフイルり８とからなる周波
数変換回路Ａに供給して、周波数変換回路Ａによって電
圧制御−振器の発振周波数と発振器６の発振周波数との
差周波紗の出力に門換し、周波数変換回路Ａの出力の周
波数をブーグラマプル分周器９によって分周する主うに
構成しである。また同様に電圧制御発振＠Ｄ ’ １の
発振出力と発振器１０の発振出力とを、混□合回路１１
とロー・やスフィルタ１２とからなる周波数変換回路Ｂ
に供給して、周波数変換回路Ｂによって電圧制御発振器
１の発□振周波数と発振器１０の発振周波数との差周波
数の出力に変換し、周波数変換回路Ｂの出力の周波数を
プログラマブル分周器１３によって分周するように構成
しである。またプログラマブル分周器９の出力め位相と
プログラマブル分周器１３の出力の位相とを位相比較器
４にて位相比較し、位相比較出力をローパスフィルタ５
を介して制御電圧として電圧制御発振器１に帰還するよ
うに構成しである。
（発明の作用）
以上の如く構成した本発明の一実施例において、発振器
６の発振周波数と電圧制御発振器１の発振周波数との差
周波数はプログラマブル分周器９で分周され、発振器１
０の発振周波数と電圧制御発振器１の発振周波数との差
周波数はプログラマブル分周器１３で分周される□。プ
ログラマブル分周器９の出力の位相とゾログラマプル分
前器１３の出力の位相とは位箱比較器４でルーされ、位
相比較器４の出力は□ロー・ぐスフイルタ５で平滑化゛
されて電圧制御発振器１の発振周波数が制航される。
６の発振周波数と電圧制御発振器１の発振周波数との差
周波数はプログラマブル分周器９で分周され、発振器１
０の発振周波数と電圧制御発振器１の発振周波数との差
周波数はプログラマブル分周器１３で分周される□。プ
ログラマブル分周器９の出力の位相とゾログラマプル分
前器１３の出力の位相とは位箱比較器４でルーされ、位
相比較器４の出力は□ロー・ぐスフイルタ５で平滑化゛
されて電圧制御発振器１の発振周波数が制航される。
そこで発揚・２に６の発振周波数をｆｌ、発振器１０の
発振１．ｌｉ、ｌ波数を１２、！ログラマブル分周器０
のに（ｙ ＋７ｉ：２分１：：３比蒼狙１、ブ°ログラ
マゾル分周器１３の設′ｉＰ分）、−１比をＩｌｌ、分
Ｊｉ−１、Ｈ−ｎとｍとの間における関係をｎ −１−
ｒｎ ＝ ｋ ＝＝一定とし、かつ電圧制御発振器１
ノ９１’ｊ、・）、す、′イ１波数をｆＶと（〜だとき
、ｆ ｌ＜ ｆｖ＜ｆ２のＪ！４合シ、−１１１ツク状
態に４．−ける百、圧！Ｉ制御発振器１の発振１．’；
ｌ彼数、ｆＶは ｆｖ−二一一一−−−一〇１ｆ２ ＋ｍｆ＋ ）ｎ
＋、 ｍ となり、設定外１ｆ’；−１比ｎ、ｍにより一義的に定
することになる。
発振１．ｌｉ、ｌ波数を１２、！ログラマブル分周器０
のに（ｙ ＋７ｉ：２分１：：３比蒼狙１、ブ°ログラ
マゾル分周器１３の設′ｉＰ分）、−１比をＩｌｌ、分
Ｊｉ−１、Ｈ−ｎとｍとの間における関係をｎ −１−
ｒｎ ＝ ｋ ＝＝一定とし、かつ電圧制御発振器１
ノ９１’ｊ、・）、す、′イ１波数をｆＶと（〜だとき
、ｆ ｌ＜ ｆｖ＜ｆ２のＪ！４合シ、−１１１ツク状
態に４．−ける百、圧！Ｉ制御発振器１の発振１．’；
ｌ彼数、ｆＶは ｆｖ−二一一一−−−一〇１ｆ２ ＋ｍｆ＋ ）ｎ
＋、 ｍ となり、設定外１ｆ’；−１比ｎ、ｍにより一義的に定
することになる。
一＆ ｆ Ｔ’ログラー１フ゛ル分周器９の設定外）Ｊ
、１比の最（イ泊を１−ＡＸ、最小イ直’５： ”ＭＩ
Ｎ ＊プＩＪグラマプル分子４Ａ Ｈ：に１３の設定分
周比の最大値を１１ＭＡＸ −最小値をｒｌｌＭＩＮと
し・／こときＸｎＭＡ）： ＋ ｍｊ＋ｌＸ Ｎ ”’
ｎＭＩＮ ＋”ＭＡＸ−・・ｋであり、ロック［持に
あ・ける電圧制御発振器１の発振周波数の最小イーｌ’
ｊ ｆｙ ）、（Ｉ Ｎ 、最大値ｆＶＭＡＸけｆｖＲ
１工Ｎ ：′ −一 （ｎＭＩ Ｎ１３−ト ｍＭＡ
Ｘｆ、１ ）ｍ ＋ ｎ ｆｖＭＡｘ＝ （ｎＭＡｘｆ２＋ｍＭＩＮｆ、
）ｍ ＋ ｎ となる。
、１比の最（イ泊を１−ＡＸ、最小イ直’５： ”ＭＩ
Ｎ ＊プＩＪグラマプル分子４Ａ Ｈ：に１３の設定分
周比の最大値を１１ＭＡＸ −最小値をｒｌｌＭＩＮと
し・／こときＸｎＭＡ）： ＋ ｍｊ＋ｌＸ Ｎ ”’
ｎＭＩＮ ＋”ＭＡＸ−・・ｋであり、ロック［持に
あ・ける電圧制御発振器１の発振周波数の最小イーｌ’
ｊ ｆｙ ）、（Ｉ Ｎ 、最大値ｆＶＭＡＸけｆｖＲ
１工Ｎ ：′ −一 （ｎＭＩ Ｎ１３−ト ｍＭＡ
Ｘｆ、１ ）ｍ ＋ ｎ ｆｖＭＡｘ＝ （ｎＭＡｘｆ２＋ｍＭＩＮｆ、
）ｍ ＋ ｎ となる。
ここで本実施例のＰＬＬ周波数ゾンセザイザを、前記従
来例に説、明した周波数条件のノンセザイザ方式ＦＭ受
信機に適用した場合においてその一例全説明する。
来例に説、明した周波数条件のノンセザイザ方式ＦＭ受
信機に適用した場合においてその一例全説明する。
発振器１の発振周波数を６５ ＭＨ７，、発振器１０の
発振周波数を７９．６ ＭＨｚに設定すると、必要な局
部発振周波数に対して、周波数変換回路Ａの出力の周波
数は０．３ ＭＨｚ 〜１４．３ ＭＨｚとなり、周波
数変換回路Ｂの出力の周波数は１４．３ ＭＨｚ〜０３
ｂ’Ｅｚとなる。比較周波数を０．１ ＭＨｚとすれば
、ノログラマプル分周器９の分周比は３〜．−１．４３
まで変化させればよく、プログラマブル分周器】３の分
周比は１４３〜３捷で変化させわ５ばよい。
発振周波数を７９．６ ＭＨｚに設定すると、必要な局
部発振周波数に対して、周波数変換回路Ａの出力の周波
数は０．３ ＭＨｚ 〜１４．３ ＭＨｚとなり、周波
数変換回路Ｂの出力の周波数は１４．３ ＭＨｚ〜０３
ｂ’Ｅｚとなる。比較周波数を０．１ ＭＨｚとすれば
、ノログラマプル分周器９の分周比は３〜．−１．４３
まで変化させればよく、プログラマブル分周器】３の分
周比は１４３〜３捷で変化させわ５ばよい。
いまたとえばプログラマブル分周器９の分周比ｎを３に
、ｆログラマブル分周比１３の分周比ｍを１４３に設定
したときのロック状態においては電圧制御発振器１の発
振周波数は６５．３ ＭＨｚに、分周比ｎ＝ｍ＝７３に
設定したときは７２．３ ＭＩ（ｚに、分周比ｎ ＝
１４３およびｍ ＝ ３に設定したときば７９．３１１
Ｖ・Ｔ［１，７，にぞれそれ１義的に定゛まる。仙の分
周ｉｉ、 ｎ 、 ｍの、場合も同様である。
、ｆログラマブル分周比１３の分周比ｍを１４３に設定
したときのロック状態においては電圧制御発振器１の発
振周波数は６５．３ ＭＨｚに、分周比ｎ＝ｍ＝７３に
設定したときは７２．３ ＭＩ（ｚに、分周比ｎ ＝
１４３およびｍ ＝ ３に設定したときば７９．３１１
Ｖ・Ｔ［１，７，にぞれそれ１義的に定゛まる。仙の分
周ｉｉ、 ｎ 、 ｍの、場合も同様である。
ここ−Ｃ分周比ｎ 、 Ｉｎの範囲は第１図（ｂ）に示
した従来例１７′）分周比の範囲と同一であり、７Ｐ実
施例においてはＳ／Ｎ （ｄ二ＫＡ １ ’ＬＬ１２ｂ
）に示した従来１′＋１１と同様に２］Ｉ゛・１図（ａ
）に小した従来例の場合に比Ｉ咬し、５て改や′７され
かつ第１図（ｂ）に７ｊ’＝←た如く設定外周比によっ
て２つの周波・数に［＋７りするようなことも西１８り
なる。
した従来例１７′）分周比の範囲と同一であり、７Ｐ実
施例においてはＳ／Ｎ （ｄ二ＫＡ １ ’ＬＬ１２ｂ
）に示した従来１′＋１１と同様に２］Ｉ゛・１図（ａ
）に小した従来例の場合に比Ｉ咬し、５て改や′７され
かつ第１図（ｂ）に７ｊ’＝←た如く設定外周比によっ
て２つの周波・数に［＋７りするようなことも西１８り
なる。
（発明の労ｊ果）
以上ＷＪＩ ’！’］ １． ｌこ如く本発明によノ１
は、円、Ｌ周波数シン士−）ノイＩ用こ、↓−１・ける
分周比金車さくすることかできＣ）んへか同一ト−４１
）と５′−１もに、設シｊで分）！・１比によって２つ
の周？皮故に口、りするようなことも須１、くなζ）５
・
は、円、Ｌ周波数シン士−）ノイＩ用こ、↓−１・ける
分周比金車さくすることかできＣ）んへか同一ト−４１
）と５′−１もに、設シｊで分）！・１比によって２つ
の周？皮故に口、りするようなことも須１、くなζ）５
・
第１図（ａ）および（１））な、−Ｊ−従来の円、Ｌ、
、Ｆｉへ」波数ノン士すイザの＋１−１成合：示ずプ
ロ、り図。 第２図は本発明の一実施例の構成を示すプＣｌツク図。 １・・・’ｉｔ％、圧１ｔｉ１ｊイ１１１１発振器、４
・・・位相比較器、５，８および１２・・・ローノ？ス
フィルタ、６および１０・・・発振器、７および１１・
・・混合回路、９および１３・・・ノログラマプル分周
器、ＡおよびＢ・・・周波数変換回路。 ％許出願人 トリオ株式会社 代理人弁理士 砂 子 イ１” 夫
、Ｆｉへ」波数ノン士すイザの＋１−１成合：示ずプ
ロ、り図。 第２図は本発明の一実施例の構成を示すプＣｌツク図。 １・・・’ｉｔ％、圧１ｔｉ１ｊイ１１１１発振器、４
・・・位相比較器、５，８および１２・・・ローノ？ス
フィルタ、６および１０・・・発振器、７および１１・
・・混合回路、９および１３・・・ノログラマプル分周
器、ＡおよびＢ・・・周波数変換回路。 ％許出願人 トリオ株式会社 代理人弁理士 砂 子 イ１” 夫
Claims (1)
- 力にハなる周波数で発振する第１および第２の発振器と
、１）；２圧−制御発振器と、前記第１の発振器の発４
Ｌ−，、出力とｎｌｌ電電圧ｔｉｌｌ徊１発振器の発振
出力とが人力といて供給されて肉入力の差周波数の出力
を発１゛る２Ｅ １の周波数変換回路と、前記第２の発
振器の発振出力と前記ｔｊ；圧制御発振器の発振出力と
が入力とし２て供給されて肉入力の差周波数の出力を発
する第２の周波数変換回路と、前記第１の周波数変換回
路の出力が供給される第１のノ′°ロク゛ラマ／ル分周
器と、前Ｂ１１第２の周波数変換回路の出力が供給され
る）′へ２の：、７″′ｒ：コブラー１プル分周器と、
＾１１記第１のプログラマブル分周器の出力と前記第２
のプログラマブル分周器の出力とが入力としてイ、！１
、給され、て肉入力の位相を比較する位相比較器とを（
ａえ、Ｆ）ｉ−１記位相比較器の出力を前記電圧制御発
振器に帰還してなることを特徴とするＰＬＬ周波数シン
セサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018755A JPS59146228A (ja) | 1983-02-09 | 1983-02-09 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018755A JPS59146228A (ja) | 1983-02-09 | 1983-02-09 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146228A true JPS59146228A (ja) | 1984-08-22 |
| JPH0317252B2 JPH0317252B2 (ja) | 1991-03-07 |
Family
ID=11980458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018755A Granted JPS59146228A (ja) | 1983-02-09 | 1983-02-09 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146228A (ja) |
-
1983
- 1983-02-09 JP JP58018755A patent/JPS59146228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317252B2 (ja) | 1991-03-07 |
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