JPH044631A - Ｐｎパターン検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばデジタル伝送システムにおける回線や
交換機や多重化回路等のシステム要素（被試験対象）を
試験する場合に用いられるＰＮパターン検出器に関する
。

［従来の技術］ 従来、デジタル伝送システムにおける回線の試験は、一
方の局において回線に試験パターンを入力し、回線を介
した試験パターンを他方の局において受信して元の試験
パターンと一致しているが否かに基づいて行なう。また
、多重化装置や交換機の試験も、同様に、試験パターン
を装置に入力し、装置から出力されたパターンを当初の
パターンと比較して行なう。

このような試験に用いられる試験パターンとして、パタ
ーンの周期性や論理レベルの出現の偏り等の影響を受け
ないようにできる、ＰＮ（擬似雑音）パターンが用いら
れている。

第２図は、ＰＮパターンを用いた従来の概念的な試験構
成を示すものである。第３図及び第４図は従来の具体的
な構成例を示すものであり、第３図はＰＮパターン発生
器を示し、第４図はＰＮパターン検出器を示すものであ
る。

第２図において、ＰＮパターン発生器１はＰＮ　　’パ
ターンを発生するものであり、発生したＰＮパターンを
回線等の被試験対象２に与える。被試験対象２を介した
ＰＮパターンは、ＰＮパターン検出器３に与えられる。

ＰＮパターン検出器３は、比較回路４、検出用ＰＮＮバ
ター発生器５及びＰ、Ｎパターン同期判定回路６とから
なる。ＰＮパターン検出器３では、検出用ＰＮＮバター
発生器５が受信したＰＮパターンを利用しながら検出用
ＰＮパターンを発生し、ＰＮパターン同期判定回路６が
比較回路５からの出力に基づいて受信ＰＮパターンと検
出用ＰＮパターンとの同期を判定してその結果を検出用
ＰＮＮバター発生器５に与えて同期させ、この状態で受
信ＰＮパターンと検出用ＰＮパターンとの一致不一致を
比較回路４が捕らえて被試験対象２の試験結果を出力す
るようにしている。

試験用のＰＮパターンの発生器１は、例えば、第３図に
示すように１５段のシフトレジスタ回路１０と、姓終段
及びその直前段のレジスタＦ１及びＦ２の出力論理レベ
ルのイクスクルーシブオアをとって初段のレジスタＦ１
５に与えるイクスクルーシブオア回路１１とからなる。

シフトレジスタ回路１０の各段レジスタＦ１５〜Ｆ１を
初期化してオール論理「１」又はオール論理「０」にし
た後、所定周期の図示しないクロック信号によってシフ
トさせることで最終段のレジスタＦ１からＰＮパターン
を出力させるようにしている。なお、第３図の構成で発
生されるＰＮパターンの生成多項式はｘ１５＋ｘ＋１で
あり、その周期は２１５１子イジツトである。

この第３図に示すＰＮパターン発生器１に対応したＰＮ
パターン検出器３の具体的構成例を第４図に示す。第４
図に示すように、検出側でもシフトレジスタ回路１５及
びイクスクルーシブオア回路１６でなるＰＮパターンの
発生部１７が設けられている。

検出側のイクスクルーシブオア回路１６の出力は、初段
レジスタＦ１５に直接与えられるのではなく、セレクタ
回路１８を介して初段レジスタＦ１５に与えられるよう
になされている。セレクタ回路１８は、発生部１７から
のＰＮパターンと受信ＰＮパターンとが一致するまでは
、すなわち同期が確立するまでは、受信ＰＮパターンを
選択し、同期確立後に発生部１７からのＰＮパターンを
選択する。

このセレクタ回路１８の切換えはＰＮパターン同期保護
用のカウンタ回路１９が制御する。すなわち、同期確立
の判定をカウンタ回路１９が行なう。カウンタ回路１９
には、受信ＰＮパターンと発生部１７が発生したＰＮパ
ターンとのイクスクルーシブオアをとるイクスクルーシ
ブオア回銘２０の出力が与えられており、この出力が両
ＰＮパターンの一致を指示する論理レベルを続けて所定
ビット数だけとる場合に、同期が確立したと判断してセ
レクタ回路１８を発生部１７からのＰＮパターン側に切
り替える。

また、イクスクルーシブオア回路２０の出力は誤り数カ
ウンタ回路２１に与えられる。このカウンタ回路２１は
、同期引込み状態になった以降にカウント動作するもの
である。同期引込み状態では、被試験対象２に異常がな
ければ、受信ＰＮパターンと発生部１７が出力したＰＮ
パターンとは一致するはずである。従って、不一致個数
をカウントすることで被試験対象２の異常状態の程度を
検出することかで゛き、これを出力する。

［発明が解決しようとする課題］ ところで、デジタル伝送システムの伝送速度、特に高次
群の信号における伝送速度は、非常に高速になってきた
く例えば４００Ｍｂｐｓ）。従って、ビット周期の短い
高速のＰＮパターンを処理することを要する。高速のＰ
Ｎパターンを発生するＰＮパターン発生器や検出動作す
るＰＮパターン検出器は、実際上集積回路を用いて構成
されるが、集積回路は高速になればなるほど指数関数的
に消費電力が大きくなる。集積回路以外の回路素子につ
いても集積回路はどではないが同様なことが言える。ま
た、高速になればなるほど、リード線その他の回路素子
として使用可能なものに対する制約が大きくなる。

本発明は、以上の点を考慮してなされたものであり、高
速度のＰＮパターンを、低速度のＰＮパターンとして処
理してＰＮパターンの同期確立を得ることができるＰＮ
パターン検出器を提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、ＰＮパ
ターン検出器を以下の要素によって構成した。

すなわち、入力信号を並列パラレル展開するシリアル／
パラレル変換回路と、入力信号の並列展開数分だけクロ
ック信号を分周した分周クロック信号に基づいてＰＮパ
ターンを発生するＰＮパターン発生回路と、このＰＮパ
ターン発生回路から発生されたＰＮパターンを並列パラ
レルのＰＮパターンに変換する第１のパターン変換回路
と、入力信号に対する並列パラレル信号と、第１のパタ
ーン変換回路からの並列パラレルのＰＮパターンとの一
致を検出する一致検出回路とを設けた。また、この一致
検出回路の結果に基づいてＰＮパターンの同期確立を判
定する同期確立判定回路と、第１のパターン変換回路に
よる変換の逆変換を行なう第２のパターン変換回路とを
設けた。

そして、同期確立判定回路が同期外れを判定してＰＮパ
ターンの同期引込み状態になったときに、第２のパター
ン変換回路が入力信号に対して変換処理して得たＰＮパ
ターンをＰＮパターン発生回路にロードしてＰＮパター
ンの同期確立を行なうこととした。

［作用］ 本発明は、ＰＮパターン検出器を低速動作素子で構成し
ようとしたものである。

シリアル／パラレル変換回路が入力信号を並列パラレル
展開して一致検出回路に与える。また、ＰＮパターン発
生回路は、入力信号のレートの並列展開数分の１のクロ
ックレートを有するクロック信号に基づいてＰＮパター
ンを発生し、第１のパターン変換回路は、このＰＮパタ
ーン発生回路から発生されたＰＮパターンを並列パラレ
ルのＰＮパターンに変換して一致検出回路に与える。一
致検出回路は、入力信号に対する並列パラレル信号と、
第１のパターン変換回路からの並列パラレルのＰＮパタ
ーンとの一致を検出し、同期確立判定回路は、この一致
検出回路の結果に基づいてＰＮパターンの同期確立を判
定する。

ここで、同期確立判定回路が同期外れを判定してＰＮパ
ターンの再度の同期引込み動作が必要となったときに、
第２のパターン変換回路が入力信号に対して変換処理し
て得たＰＮパターンをＰＮパターン発生回路にロードし
てＰＮパターンの同期確立を行なう。

［実施例］ 以下、本発明の一実施例を図面を用いて詳述する。

ここで、第５図はこの実施例を適用した試験装置の概念
構成のブロック図、第６図はそのＰＮパターン発生器の
具体的構成例を示すブロック図、第７図はその論理回路
部の処理の説明に供する図表、第１図は上記試験装置の
概念構成におけるＰＮパターン検出器の具体的構成例を
示すブロック図である。

概念旧式 まず、試験装置の概念構成を第５図を用いて説明する。

この実施例のＰＮパターン発生器３０は、単体のＰＮパ
ターン発生器（従来の発生器に相当）から構成されてい
るのではなく、並列形ＰＮパターン発生回路３１及びビ
ット多重回路３２とからなる。並列形ＰＮパターン発生
回路３１は、同期した複数のＰＮパターンを同時並列的
に発生し、発生した並列ＰＮパターンをビット多重回路
３２に与える。ビット多重回路３２は、与えられた並列
ＰＮパターンをビット多重して直列のＰＮパターンに変
換して回線等の被試験対象３３に出力する。

ここで、直列ＰＮパターンの速度は被試験対象３３によ
って定まる速度であり、並列ＰＮパターン中の１個のＰ
Ｎパターンの速度はこの直列ＰＮパターンの並列数分の
１となっている。すなわち、並列形ＰＮＮパターン発生
器路１の処理速度は、被試験対象３３に求められる速度
よりかなり遅い速度となっている。

勿論、直列ＰＮパターンの速度は、被試験対象２及び３
３が等しいのであれば、従来のＰＮパターン発生器１が
発生したＰＮパターンの速度と等しい。

被試験対象３３を介した直列ＰＮパターンはＰＮパター
ン検出器３４に与えられる。ＰＮパターン検出器３４は
、分離回路３５、並列比較回路３６、試験用の並列形Ｐ
Ｎパターン発発生器３７及びＰＮパターン同期判定回路
３８からなる。

分離回路３５は、ビット多重回路３２の逆処理を行なう
ものであり、受信した直列ＰＮパターンを分離すること
で並列ＰＮパターンに変換して並列比較回路３６及び並
列形ＰＮＮパターン発生器路７に与えるものである。

以下、並列ＰＮパターンに基づいて試験動作が行われる
。すなわち、並列形ＰＮＮパターン発生器路７は分離さ
れた並列ＰＮパターンを利用しながら検出用の並列ＰＮ
パターンを発生し、ＰＮパターン同期判定回Ｆ！！１３
８が並列比較回路３６からの出力に基づいて分離された
並列ＰＮパターンと検出用の並列ＰＮパターンとの同期
を判定してその結果を並列形ＰＮＮパターン発生器路７
に与えて同期させ、この状態で分離された並列ＰＮパタ
ーンと検出用並列ＰＮパターンとの一致不一致を並列比
較回路３６が捕らえてその不一致量に応じた被試験対象
３３の試験結果を出力するようにしている。

このＰＮパターン検出器３４の分離回路３５を除いた各
要素３６〜３８が処理する各ＰＮパターン（並列ＰＮパ
ターン中の各ＰＮパターン）の速度も、直列ＰＮパター
ンの速度の並列数分の１となっている。すなわち、低速
の処理構成となっている。

ＰＮパターン　　ｌ′３０の　　・ 次に、ＰＮパターン発生器３０の具体的構成例を第６図
及び第７図を参照しながら説明する。

この発生器は、例えば、１５段構成のシフトレジスタ回
路４０と、このシフトレジスタ回路４０の最終段のレジ
スタＦ１及びその直前段のレジスタＦ２の出力論理レベ
ルのイクスクルーシブオアをとって初段のレジスタＦ１
５に与えるイクスクルーシブオア回路４１と、シフトレ
ジスタ回路４０の各段レジスタＦ１〜Ｆ１５の出力論理
レベルを入力して第６図に示すような処理を行なう論理
回路部４２とを備える。なお、これらシフトレジスタ回
路４０、イクスクルーシブオア回Ｔｒ４４１及び論理回
路部４２から並列形ＰＮＮパターン発生器路１が構成さ
れている。

シフトレジスタ回路４０の各段レジスタＦ１５〜Ｆ１を
初期化してオール論理「１」にした後、所定周期の図示
しないクロック信号によってシフトさせることで直列Ｐ
Ｎパターンを出力させる。

なお、シフトレジスタ回路４０及びイクスクルーシブオ
ア回路４１によって発生されるＰＮパターンの生成多項
式は従来と同様にｘ１５＋ｘ＋１であり、その周期は２
１５１デイジツトである。

論理回路部４２は、このようにして発生されたｌクロッ
ク周期だけ位相が異なる１５個のＰＮパターン（各段レ
ジスタＦ１〜Ｆ１５の出力）から２１２デイジツトずつ
異なる８個のＰＮパターン５ＥＱＩ〜５ＥＱ８を生成す
るものである。

で囲んだ符号はイクスクルーシブオアをとることを示し
ており、また、Ｆ３、Ｆ４等のアルファベット「Ｆ」と
数字でなる符号はシフトレジスタ回路４０のその符号で
表されている段のレジスタの出力論理レベルを示してい
る。

従って、論理回路部４２は、シフトレジスタ回路４０の
レジスタＦ３の出力を第１系列の出力ＰＮパターン５Ｅ
ＱＩとしており、シフトレジスタ回路４０のレジスタＦ
４、Ｆ５、Ｆ７及びＦｉｌ□□□の出力のイクスクルー
シブオア出力を第２系列の出力ＰＮパターン５ＥＱ２と
しており、他の系列のＰＮパターンも第６図に示すよう
に論理演算して形成している。

ここで、基準となる第１系列のＰＮパターン５ＥＱＩに
シフトレジスタ回路４０のレジスタＦ３の出力をそのま
ま用いるようにしたのは、このようにすることにより、
論理回路部４２の構成が最も簡単な構成となるためであ
る。

各系列のＰＮパターン５ＥＱＩ〜５ＥＱ８は、ビット多
重回路としてのパラレル／シリアル変換回路４３に与え
られる。このパラレル／シリアル変換回路４３がパラレ
ル／シリアル変換を通して各系列のＰＮパターン５ＥＱ
Ｉ〜５ＥＱ８を多重化して直列のＰＮパターンを形成し
て被試験対象３３に与える。

なお、シフトレジスタ回路及びイクスクルーシブオア回
路でなる１個のＰＮパターンの発生構成を８個別個に設
けて各系列のＰＮパターン５ＥＱ１〜５ＥＱ８を発生さ
せることも考えられるが、論理回路部４２を利用するほ
うが全体の構成を簡単なものとなる。

ＰＮパターン　　ｖ１３４の目　・ 次に、第６図に示したＰＮパターン発生器の構成に対応
しなＰＮパターン検出器３４の具体的構成例を、第１図
を用いて説明する。

被試験対象３３を介して受信された直列ＰＮパターンは
、分離回路としてのシリアル／パラレル変換回路４４に
与えられる。シリアル／パラレル変換回路４４は、この
直列ＰＮパターンをシリアル／パラレル変換し、８系列
の並列ＰＮパターンに変換して以下の検出構成部分に与
える。

第１図に示すように、検出構成側でもシフトレジスタ回
路４５、イクスクルーシブオア回路４６及び論理回路部
４７でなる並列ＰＮパターンの発生部が設けられている
。

シフトレジスタ回路４５のレジスタＦ３及びＦ２との間
には、セレクタ回路４８が介挿されている。セレクタ回
ｉ￥４４８は、論理回路部４７からの並列ＰＮパターン
５ＥＱ１１〜５ＥＱ８１とシリアル／パラレル変換口ｉ
￥１３４４からの並列ＰＮパターン５ＥＱ１２〜５ＥＱ
８２とが同期確立するまでは、シリアル／パラレル変換
回路４４からの第１系列のＰＮパターン５ＥＱ１２を選
択し、同期確立状態になると、レジスタＦ３の出力を選
択してレジスタＦ２に与えるものである。

このセレクタ回路４８の切換えはＰＮパターン同期保護
用のカウンタ回路４９が制御する。すなわち、同期引込
み状態の判定をカウンタ回路４９が行なう。カウンタ回
路４９には、論理回路部４７からの並列ＰＮパターン５
ＥＱＩＩ〜５ＥＱ８１とシリアル／パラレル変換回路４
４からの並列ＰＮパターン５ＥＱ１２〜５ＥＱ８２との
対応パターン同士のイクスクルーシブオアをとるイクス
クルーシブオア回路群５０の８出力が与えられている。

この出力が両ＰＮパターンの一致を指示する論理レベル
を続けて所定ビット数だけとる場合に、同期確立状態に
なったと判断してセレクタ回路４８をシフトレジスタ回
路４５のレジスタＦ３側に切り替える。

また、イクスクルーシブオア回路群５０の８出力は誤り
数構出用のアダー回路５１に与えられる。

このアダー回路５１は、同期引込み状態になった以降に
到来する不一致状態を指示するビット数をどの出力がと
ろうとカウント動作するものである。

同期引込み状態では、被試験対象３３に異常がなされば
、論理回路部４７からの並列ＰＮパターン５ＥＱＩＩ〜
５ＥＱ８１とシリアル／パラレル変換回路４４からの並
列ＰＮパターン５ＥＱ１２〜５ＥＱ８２とは一致するは
ずである。従って、不一致個数をカウントすることで被
試験対象３３の異常状態の程度を検出することができ、
これを出力する。

なお、以上の構成において、シリアル／パラレル変換口
＃１４４からの８出力のうちから１出力５ＥＱ１２を選
択するようにしているのは、８出力から１個のＰＮパタ
ーンを形成していることと機能的には等価であり、ＰＮ
パターン発生部を構成するシフトレジスタ回路４５に対
するロードパターンを決定していることになる。

夾旌■凶匁１ 従って、上述の実施例によれば、ＰＮパターン発生器３
０及びＰＮパターン検出器３４共に、被試験対象３３を
通過するＰＮパターンより低速の複数のＰＮパターンを
処理しているので、従来に比して消費電力を押さえるこ
とができる。また、実際上での各構成要素に対する伝送
速度からの制約が従来に比べて弱くなっている。

また、複数のＰＮパターンを、論理回路部４２．４７を
用いて１個のＰＮパターンから形成するようにしている
ので、構成を簡易なものとしている。

すなわち、１個のＰＮパターンを形成する構成部分を複
数個並列に設ける場合に比較して構成が簡単になってい
る。

灯Ω叉施刊 上述の実施例においては、ＰＮパターン発生器及びＰＮ
パターン検出器が共に並列のＰＮパターンを処理するも
のを示したが、ＰＮパターン発生器より構成要素が多い
ＰＮパターン検出器だけが並列のＰＮパターンを処理す
るものであっても良い。

ＰＮパターンの生成多項式やＰＮパターンの並列数等は
、上述の実施例のものに限定されるものではない。

［発明の効果］ 以上のように、本発明によれば、ＰＮパターン検出器を
並列のＰＮパターンを処理するように構成したので、高
速動作素子により回路を構成する必要がなくなり、消費
電力を従来に比して小さく抑えることができる。

【図面の簡単な説明】

第１図は本発明によるＰＮパターン検出器の一実施例の
概念ブロック図、第２図は従来の試験装置の概念ブロッ
ク図、第３図は従来のＰＮパターン発生器の具体的構成
を示すブロック図、第４図は従来のＰＮパターン検出器
の具体的構成を示すブロック図、第５図は本発明による
ＰＮパターン検出器を利用した試験装置を示すブロック
図、第６図は上記試験装置のＰＮパターン発生器の具体
的構成を示すブロック図、第７図はその論理回路部の処
理の説明に供する図表である。 ４４・・・シリアル／パラレル変換回路、４５・・・シ
フトレジスタ回路、４６．５０・・・イクスクルーシブ
オア回路、４７・・・論理回路部、４８・・・セレクタ
回路、４９・・・カウンタ回路、５１・・・アダー回路
。 特許出願人　　沖電気工業株式会社 （り 手続補正書（鮭） 平成２年　９月１２、

Claims (1)

1. 【特許請求の範囲】 入力信号を並列パラレル展開するシリアル／パラレル変
   換回路と、 入力信号のレートの並列展開数分の１のクロックレート
   を有するクロック信号に基づいてＰＮパターンを発生す
   るＰＮパターン発生回路と、このＰＮパターン発生回路
   から発生されたＰＮパターンを並列パラレルのＰＮパタ
   ーンに変換する第１のパターン変換回路と、 入力信号に対する並列パラレル信号と、上記第１のパタ
   ーン変換回路からの並列パラレルのＰＮパターンとの一
   致を検出する一致検出回路と、この一致検出回路の結果
   に基づいてＰＮパターンの同期確立を判定する同期確立
   判定回路と、上記第１のパターン変換回路による変換の
   逆変換を行なう第２のパターン変換回路とを備え、上記
   同期確立判定回路が同期外れを判定してＰＮパターンの
   同期引込み状態になったときに、上記第２のパターン変
   換回路が上記入力信号に対して変換処理して得たＰＮパ
   ターンを上記ＰＮパターン発生回路にロードしてＰＮパ
   ターンの同期確立を行なうことを特徴とするＰＮパター
   ン検出器。