JPH03174677A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH03174677A JPH03174677A JP1313773A JP31377389A JPH03174677A JP H03174677 A JPH03174677 A JP H03174677A JP 1313773 A JP1313773 A JP 1313773A JP 31377389 A JP31377389 A JP 31377389A JP H03174677 A JPH03174677 A JP H03174677A
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- Japan
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- microprocessor
- physical address
- information
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はメモリ管理を行うＭＭＵを内蔵するマイクロ
プロセッサに関し、さらに詳しくはＭＭＵば論理アドレ
スを物理アドレスに変換する機能を持つということであ
る。
プロセッサに関し、さらに詳しくはＭＭＵば論理アドレ
スを物理アドレスに変換する機能を持つということであ
る。
最近の１６及び３２ビツトマイクロプロセツサはマルチ
タスクの環境で広く使われている。コンピューターシス
テムにたくさんのタスクを管理させようとすると、それ
ぞれのタスクはプログラムとデータのためのメモリ領域
を必要とするので、全体としてメインメモリに実装でき
ない非常に膨大なメモリ領域が必要になってくる。この
ためコンピューターシステムは頻繁にタスク駆動のため
にメモリの割付と開放そして消去を繰り返す必要がある
。通常、３２ビツトマイクロプロセツサの論理アドレス
空間は４Ｇ（２”）バイトである。
タスクの環境で広く使われている。コンピューターシス
テムにたくさんのタスクを管理させようとすると、それ
ぞれのタスクはプログラムとデータのためのメモリ領域
を必要とするので、全体としてメインメモリに実装でき
ない非常に膨大なメモリ領域が必要になってくる。この
ためコンピューターシステムは頻繁にタスク駆動のため
にメモリの割付と開放そして消去を繰り返す必要がある
。通常、３２ビツトマイクロプロセツサの論理アドレス
空間は４Ｇ（２”）バイトである。
この膨大な論理アドレスはプログラム上では使用できる
がメインメモリとして実装することは実際上困難である
。実際に使用できるメインメモリ上の物理アドレスはこ
れよりもずっと小さいのが普通である。そこでマイクロ
プロセッサの待つ論理アドレス空間をメインメモリで実
装することが困難なとき、メインメモリがあたかも全論
理アドレス空間でサポートされているかのようにみせる
手法が一般に採られている。この手法が仮想記憶方式で
あり、これをサポートする装置がメモリ管理機構（ＭＭ
Ｕ）である。
がメインメモリとして実装することは実際上困難である
。実際に使用できるメインメモリ上の物理アドレスはこ
れよりもずっと小さいのが普通である。そこでマイクロ
プロセッサの待つ論理アドレス空間をメインメモリで実
装することが困難なとき、メインメモリがあたかも全論
理アドレス空間でサポートされているかのようにみせる
手法が一般に採られている。この手法が仮想記憶方式で
あり、これをサポートする装置がメモリ管理機構（ＭＭ
Ｕ）である。
さらに半導体技術の進歩により１チツプ上へのトランジ
スタの集積度が増し、それまで周辺チップであった機能
が次々とチップの中に取り込まれている。ＭＭＵもマイ
クロプロセッサに内蔵されてきている。また、マイクロ
プロセッサでのメモリアクセスの高速化をはかるためキ
ャッシュメモリも内蔵されてきている。
スタの集積度が増し、それまで周辺チップであった機能
が次々とチップの中に取り込まれている。ＭＭＵもマイ
クロプロセッサに内蔵されてきている。また、マイクロ
プロセッサでのメモリアクセスの高速化をはかるためキ
ャッシュメモリも内蔵されてきている。
ここで、仮想記憶方式の１手法であるベージング方式に
よるＭＭＵのアドレス変換機構を詳しく示す。ページン
グ方式とはメインメモリ等の物理空間をすべて固定長の
ブロック（例えば４にバイト）であるページに分割して
管理する方式である。
よるＭＭＵのアドレス変換機構を詳しく示す。ページン
グ方式とはメインメモリ等の物理空間をすべて固定長の
ブロック（例えば４にバイト）であるページに分割して
管理する方式である。
第３図に２レベルペ一ジング方式によるアドレス変換機
構を示す。図において０３１はＭＭＵ、（４）はテーブ
ル・ルックアサイド・バッファ（ＴＬＢ）、（３１ａ、
３１ｂ、 ・・、３１ｎ） はタグ部と実ページ情
報部とからなるＴＬＢ内のエントリ、（３２）はタグ部
、（３３）は実ページ情報部、（３４）はＴＬＢ内の実
ページ情報部のページフレーム番号（ＰＦＮ）と論理ア
ドレスのオフセットを結合した物理アドレス、（６）は
実行ユニットから入力される論理アドレス情報、（７）
はＴ Ｌ Ｂでアドレス変換された物理アドレス情報、
（８）は２レヘルペ一ジング方式によりアドレス変換さ
れた物理アドレス情報、ｅＯはインテ・ノクス１ 、（
２１）はインデックス２、（２２）はオフセット、（２
４）は第１ページテーブルのベースアドレス（ＰＴＢ）
の格納されているレジスタ、（３５）はページテーブル
ベース（ＰＴＢ） 、（２５）は第１ページテーブル、
（２６）は第２ページテーブル、（２７）はページテー
ブルエントリＩ （ＰＴＥ Ｉ） 、＜２８）はペー
ジテーブルエントリ２ （ＰＴＥ ２） 、（２９）は
ＰＴＥｌ内のページフレーム番号（ＰＦＮＩ）、（３０
）はＰＴＥ ２内のページフレーム番号（ＰＦＮ２ ）
、（３６）はメモリ、（３７）は物理アドレス情報で
アクセスされたメモリ」二のアクセス領域である。
構を示す。図において０３１はＭＭＵ、（４）はテーブ
ル・ルックアサイド・バッファ（ＴＬＢ）、（３１ａ、
３１ｂ、 ・・、３１ｎ） はタグ部と実ページ情
報部とからなるＴＬＢ内のエントリ、（３２）はタグ部
、（３３）は実ページ情報部、（３４）はＴＬＢ内の実
ページ情報部のページフレーム番号（ＰＦＮ）と論理ア
ドレスのオフセットを結合した物理アドレス、（６）は
実行ユニットから入力される論理アドレス情報、（７）
はＴ Ｌ Ｂでアドレス変換された物理アドレス情報、
（８）は２レヘルペ一ジング方式によりアドレス変換さ
れた物理アドレス情報、ｅＯはインテ・ノクス１ 、（
２１）はインデックス２、（２２）はオフセット、（２
４）は第１ページテーブルのベースアドレス（ＰＴＢ）
の格納されているレジスタ、（３５）はページテーブル
ベース（ＰＴＢ） 、（２５）は第１ページテーブル、
（２６）は第２ページテーブル、（２７）はページテー
ブルエントリＩ （ＰＴＥ Ｉ） 、＜２８）はペー
ジテーブルエントリ２ （ＰＴＥ ２） 、（２９）は
ＰＴＥｌ内のページフレーム番号（ＰＦＮＩ）、（３０
）はＰＴＥ ２内のページフレーム番号（ＰＦＮ２ ）
、（３６）はメモリ、（３７）は物理アドレス情報で
アクセスされたメモリ」二のアクセス領域である。
次に２レヘルのベージング方式によるＭＭＵのアドレス
変換動作について説明する。以下にそのアドレス変換の
実行手順を示す。論理アドレス空間に割り付けられたユ
ーザプログラムを実行して行く時、まずマイクロプロセ
ンサでは実行ユニットから論理アドレス情報（６）を出
力する。その論理アドレス情報はインデックス１１２０
１． インデックス２（２１）、オフセット（２２）
の３つのフィールドに分析される。まず、論理アドレス
中のインデックスＩ Ｑｍは第１ページテーブル（２５
）中のページテーブルエントリ （ＰＴＥ）（２７）の
１つを選択する。第１ページテーブルのベースアドレス
はページテーブルベースレジスタ（２４）に登録されて
いるページテーブルベース（ｐＴＢ）（３５）によって
指定される。インデックス１（２０を４倍した値がこの
ページテーブルベースに連結され、その値がページテー
ブルエントリ （ＰＴＥ）（２７）のインデックスとし
て選択される。選択されたページテーブルエンＩ・す１
（ＰＴＥｌ）（２７）−ヒに登録されているページ
フレーム番号１ （ＰＦＮＩ）（２９）がさらに第２
ペジテーブル（２６）のベースアドレスを指定する。
変換動作について説明する。以下にそのアドレス変換の
実行手順を示す。論理アドレス空間に割り付けられたユ
ーザプログラムを実行して行く時、まずマイクロプロセ
ンサでは実行ユニットから論理アドレス情報（６）を出
力する。その論理アドレス情報はインデックス１１２０
１． インデックス２（２１）、オフセット（２２）
の３つのフィールドに分析される。まず、論理アドレス
中のインデックスＩ Ｑｍは第１ページテーブル（２５
）中のページテーブルエントリ （ＰＴＥ）（２７）の
１つを選択する。第１ページテーブルのベースアドレス
はページテーブルベースレジスタ（２４）に登録されて
いるページテーブルベース（ｐＴＢ）（３５）によって
指定される。インデックス１（２０を４倍した値がこの
ページテーブルベースに連結され、その値がページテー
ブルエントリ （ＰＴＥ）（２７）のインデックスとし
て選択される。選択されたページテーブルエンＩ・す１
（ＰＴＥｌ）（２７）−ヒに登録されているページ
フレーム番号１ （ＰＦＮＩ）（２９）がさらに第２
ペジテーブル（２６）のベースアドレスを指定する。
インデックス２ （２１）がそのベースアドレスに連結
され、その値が第２ページテーブル（２６）内のページ
テーブルエントリ （ＰＴＥ）（２８）のインデックス
として選択される。そのページチーフルエン！・リ （
ＰＴＥ）上に登録されたページフレーム番号２ （Ｐ
ＦＮ ２） （２Ｂ）とオフセソＩ−（２２）が加算さ
れて３２ピントの物理アドレス（８）が生成され、メモ
リ（３６）にアクセスにいきアクセス領域のデータをマ
イクロプロセッサ内に取り込む。以上説明した２レヘル
ペ一ジング方式によるアドレス変換動作によって物理ア
ドレスを生成するには、第１．第２ページテーブルのあ
るメモリ領域に２度アクセスに行く必要があり、そのた
め２回のバスサイクルが必要である。この２回のバスサ
イクルにより速度の低下を招くため、−度アクセスされ
た物理アドレス（８１のページフレーム番号２ （ＰＦ
Ｎ２）を連想メモリに記憶させておき、同し論理アドレ
スがアクセスされた時は高速にアドレス変換をおこなう
ためにそれを使って直ちにキャシュメモリにアクセスす
る手法が取られる。この連想メモリはテーブル・ルック
アサイド・バッファ ＜ＴＬＢ）（４）と呼ばれている
。Ｔ Ｌ Ｂ （４１の動作について説明する。実行ユ
ニットから人力された論理アドレス情報（６）は、まず
Ｔ Ｌ Ｂ ｆ４１を参照しにいく。ＴＬＢ（４）は１
度参照された論理アドレス情報のインデックスの登録さ
れたタグ部（３２）と連想情報である実ページ情報（３
３）で構成されている数個のエントリ（３１ａ、３１ｂ
、 ・・、 ３１ｎ）からなる。アドレス変換を行い
外部メモリにアクセスにいったページのページフレーム
番号（ＰＦＮ）はバッファ内に蓄えられる。ＴＬＢのタ
グ部が論理アドレスのインデックス部と一致したＴＬＢ
のエントリーの連想情報であるページフレーム番号（Ｐ
ＦＮ）にオフセットが結合されて物理アドレス（３４）
が生成される。
され、その値が第２ページテーブル（２６）内のページ
テーブルエントリ （ＰＴＥ）（２８）のインデックス
として選択される。そのページチーフルエン！・リ （
ＰＴＥ）上に登録されたページフレーム番号２ （Ｐ
ＦＮ ２） （２Ｂ）とオフセソＩ−（２２）が加算さ
れて３２ピントの物理アドレス（８）が生成され、メモ
リ（３６）にアクセスにいきアクセス領域のデータをマ
イクロプロセッサ内に取り込む。以上説明した２レヘル
ペ一ジング方式によるアドレス変換動作によって物理ア
ドレスを生成するには、第１．第２ページテーブルのあ
るメモリ領域に２度アクセスに行く必要があり、そのた
め２回のバスサイクルが必要である。この２回のバスサ
イクルにより速度の低下を招くため、−度アクセスされ
た物理アドレス（８１のページフレーム番号２ （ＰＦ
Ｎ２）を連想メモリに記憶させておき、同し論理アドレ
スがアクセスされた時は高速にアドレス変換をおこなう
ためにそれを使って直ちにキャシュメモリにアクセスす
る手法が取られる。この連想メモリはテーブル・ルック
アサイド・バッファ ＜ＴＬＢ）（４）と呼ばれている
。Ｔ Ｌ Ｂ （４１の動作について説明する。実行ユ
ニットから人力された論理アドレス情報（６）は、まず
Ｔ Ｌ Ｂ ｆ４１を参照しにいく。ＴＬＢ（４）は１
度参照された論理アドレス情報のインデックスの登録さ
れたタグ部（３２）と連想情報である実ページ情報（３
３）で構成されている数個のエントリ（３１ａ、３１ｂ
、 ・・、 ３１ｎ）からなる。アドレス変換を行い
外部メモリにアクセスにいったページのページフレーム
番号（ＰＦＮ）はバッファ内に蓄えられる。ＴＬＢのタ
グ部が論理アドレスのインデックス部と一致したＴＬＢ
のエントリーの連想情報であるページフレーム番号（Ｐ
ＦＮ）にオフセットが結合されて物理アドレス（３４）
が生成される。
生成された物理アドレス情報（７）はメモリ（３６）を
アクセスしにいき、そのアクセス領域のデータ（３７）
が実行ユニット部に取り込まれる。論理アドレスのイン
デックス部がＴＬＢの中にない場合はメインメモリ内の
変換テーブルを参照しその変換内容がＴＬＢに登録され
る。
アクセスしにいき、そのアクセス領域のデータ（３７）
が実行ユニット部に取り込まれる。論理アドレスのイン
デックス部がＴＬＢの中にない場合はメインメモリ内の
変換テーブルを参照しその変換内容がＴＬＢに登録され
る。
第４図にメモリ管理機構（ＭＭＵ）とキャッシャを内蔵
した従来のマイクロプロセッサを示す。
した従来のマイクロプロセッサを示す。
図において（２）は実行ユニット、（３）はプログラム
カウンタ（ＰＣ）、（５１はキャッシュ、（６）は実行
ユニット（２）より出力される論理アドレス情報、（８
）はキャッシュにアクセスにいく物理アドレス情報、０
はマイクロプロセッサ外部のメモリ （メインメモリ、
２次メモリ等）にアクセスにいく物理アドレス情報、ａ
刃ば２レヘルペ一ジング方式のＭＭＵ、０船はこれらを
内蔵した従来のマイクロプロセッサである。
カウンタ（ＰＣ）、（５１はキャッシュ、（６）は実行
ユニット（２）より出力される論理アドレス情報、（８
）はキャッシュにアクセスにいく物理アドレス情報、０
はマイクロプロセッサ外部のメモリ （メインメモリ、
２次メモリ等）にアクセスにいく物理アドレス情報、ａ
刃ば２レヘルペ一ジング方式のＭＭＵ、０船はこれらを
内蔵した従来のマイクロプロセッサである。
次に動作について説明する。図において初期化の行われ
たマイクロプロセッサではプログラムカウンタ（３）の
値にしたがって論理アドレスに割り付けられたプログラ
ムの命令が実行されていく。実行ユニット（２）でメモ
リにリードライトする命令が実行される場合、論理アド
レス（６）が出力されＭＭＵ Ｑ３１に入力される。Ｍ
ＭＵα濁内では、受は取った論理アドレスはまずＴＬＢ
に人力される。ＴＬＢ内において論理アドレスのタグ部
が比較されヒントすることが検索されれば即座に対応す
る物理アドレスαのを生威しマイクロプロセッサ内のキ
ャッシュメモリ（５）をアクセスしにいく。ξスした場
合は物理アドレス情報（至）よりメインメモリの変換テ
ーブルを参照しその変換内容をＴＬＢに登録する。
たマイクロプロセッサではプログラムカウンタ（３）の
値にしたがって論理アドレスに割り付けられたプログラ
ムの命令が実行されていく。実行ユニット（２）でメモ
リにリードライトする命令が実行される場合、論理アド
レス（６）が出力されＭＭＵ Ｑ３１に入力される。Ｍ
ＭＵα濁内では、受は取った論理アドレスはまずＴＬＢ
に人力される。ＴＬＢ内において論理アドレスのタグ部
が比較されヒントすることが検索されれば即座に対応す
る物理アドレスαのを生威しマイクロプロセッサ内のキ
ャッシュメモリ（５）をアクセスしにいく。ξスした場
合は物理アドレス情報（至）よりメインメモリの変換テ
ーブルを参照しその変換内容をＴＬＢに登録する。
同時にＭＭＵのアドレス変換部では、物理アドレス情報
（２）によりメインメモリ内のアドレス変換ページテー
ブルを参照すること（２レベルペ一ジング方式）により
論理アドレス（６）を物理アドレス（８）に変換し、マ
イクロプロセッサ内のキャッシュメモリ（５）をアクセ
スしにいく。キャッシュメモリ（５）において検索を行
った結果、物理アドレスが存在した場合、それに対応す
るアドレスに格納されたデータを実行ユニットに取り込
む。キャッシュメモリ（５）に存在しない場合は物理ア
ドレス情報＋Ｉｎによりメインメモリをアクセスしにい
く。このようにキャッシュを内蔵したマイクロプロセッ
サにおいては、外部とのアクセス無しにアドレス変換及
びデータアクセスがなされる場合がある。そのためテス
トする場合にマイクロプロセンサのＭ Ｍ Ｕとキャッ
シュを含めた動作を外部で観測することが十分にできな
かった。
（２）によりメインメモリ内のアドレス変換ページテー
ブルを参照すること（２レベルペ一ジング方式）により
論理アドレス（６）を物理アドレス（８）に変換し、マ
イクロプロセッサ内のキャッシュメモリ（５）をアクセ
スしにいく。キャッシュメモリ（５）において検索を行
った結果、物理アドレスが存在した場合、それに対応す
るアドレスに格納されたデータを実行ユニットに取り込
む。キャッシュメモリ（５）に存在しない場合は物理ア
ドレス情報＋Ｉｎによりメインメモリをアクセスしにい
く。このようにキャッシュを内蔵したマイクロプロセッ
サにおいては、外部とのアクセス無しにアドレス変換及
びデータアクセスがなされる場合がある。そのためテス
トする場合にマイクロプロセンサのＭ Ｍ Ｕとキャッ
シュを含めた動作を外部で観測することが十分にできな
かった。
従来のＭＭＵを内蔵したマイクロプロセッサではマイク
ロプロセッサ外部に物理アドレス情報しか取り出されず
、内部の動作状態を観測しデバッグを行うためには物理
アドレスを論理アドレスに変換する回路を外部に設けて
やる等の作業が必要であった。物理アドレスを論理アド
レスに変換するのは非常に手間がかかるという問題点が
あった。
ロプロセッサ外部に物理アドレス情報しか取り出されず
、内部の動作状態を観測しデバッグを行うためには物理
アドレスを論理アドレスに変換する回路を外部に設けて
やる等の作業が必要であった。物理アドレスを論理アド
レスに変換するのは非常に手間がかかるという問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので論理アドレス情報も物理アドレス情報と共に外
部に取り出すことのできるマイクロプロセッサを得るこ
とを目的にしている。
たもので論理アドレス情報も物理アドレス情報と共に外
部に取り出すことのできるマイクロプロセッサを得るこ
とを目的にしている。
この発明に関わるマイクロプロセッサは、論理アドレス
情報と物理アドレス情報を選択するアドレス選択回路を
設け、制御信号を該アドレス選択回路に入力することに
より制御信号に同期して論理アドレス情報と物理アドレ
ス情報をマイクロプロセッサ外部に出力するようにした
ものである。
情報と物理アドレス情報を選択するアドレス選択回路を
設け、制御信号を該アドレス選択回路に入力することに
より制御信号に同期して論理アドレス情報と物理アドレ
ス情報をマイクロプロセッサ外部に出力するようにした
ものである。
この発明によれば、マイクロプロセッサに内蔵された回
路で実行部から出力される論理アドレス情報とＭＭＵで
変換された物理アドレス情報を制御信号に応答させて選
択し、マイクロプロセッサ外部に出力することができる
。
路で実行部から出力される論理アドレス情報とＭＭＵで
変換された物理アドレス情報を制御信号に応答させて選
択し、マイクロプロセッサ外部に出力することができる
。
第１図に本発明のＭＭＵを内蔵したマイクロプロセッサ
を示す。（１１は本発明のマイクロプロセッサ、（２）
は実行ユニット、（３）はプログラムカウンタ（ＰＣ）
、（５１はキャッシュメモリ、（６）は論理アドレス情
報、（８）はキャッシュメモリにアクセスにいく物理ア
ドレス情報、０ｍは時分割で出力される論理アドレス情
報と物理アドレス情報、αυは論理アドレス情報と物理
アドレス情報のアドレス選択回路、（２）はメインメモ
リにアクセスにいく物理アドレス情報、φはクロックに
同期した信号、（１５ａ）は物理アドレス信号の入力す
るトランスミッションゲート、（１５ｂ） は論理ア
ドレス信号の入力するトランスミッションゲート、０６
１はインバーターａ１は出カバソファである。
を示す。（１１は本発明のマイクロプロセッサ、（２）
は実行ユニット、（３）はプログラムカウンタ（ＰＣ）
、（５１はキャッシュメモリ、（６）は論理アドレス情
報、（８）はキャッシュメモリにアクセスにいく物理ア
ドレス情報、０ｍは時分割で出力される論理アドレス情
報と物理アドレス情報、αυは論理アドレス情報と物理
アドレス情報のアドレス選択回路、（２）はメインメモ
リにアクセスにいく物理アドレス情報、φはクロックに
同期した信号、（１５ａ）は物理アドレス信号の入力す
るトランスミッションゲート、（１５ｂ） は論理ア
ドレス信号の入力するトランスミッションゲート、０６
１はインバーターａ１は出カバソファである。
次に動作について説明する。図において初期化の行われ
たマイクロプロセッサではプログラムカウンタ（３）の
値にしたがって論理アドレスに割り付けられたプログラ
ムの命令が実行されていく。実行ユニット（２）でメモ
リにリードライトする命令が実行される場合、論理アド
レス（６）が出力されＭＭＵ ０３）に入力される。Ｍ
Ｍ Ｕ （１３１内では、受は取った論理アドレスは
まずＴＬＢに人力される。ＴＬＢ内において論理アドレ
スのタグ部が比較されヒントすることが検索されれば即
座に対応する物理アドレス（２）を生成しマイクロプロ
セッサ内のキャッシュメモリ（５）をアクセスしにいく
。Ｔ Ｌ Ｂがミスした場合は物理アドレス情報０のよ
りメインメモリの変換テーブルを参照しその変換内容を
Ｔ Ｌ Ｂに登録する。すなわちＭＭＵは、メインメモ
リ内のアドレス変換ページテーブルを参照すること（２
レベルペ一ジング方式）により論理アドレス（６）を物
理アドレス（８）に変換する。一方、キャッシュメモリ
が内蔵されている場合はキャッシュメモリ（５）をアク
セスしにいく。キャッシュメモリｆ５１において物理ア
ドレスが存在した場合、それに対応するアドレスに格納
されたデータを実行ユニットに取り込む。キャッシュメ
モリ（５）上に物理アドレスが存在しない場合、マイク
ロプロセッサ外部に物理アドレス情報００）を出力し、
メインメモリをアクセスしにいく。このときマイクロプ
ロセッサ外部にアクセスにいく物理アドレス情報と実行
ユニットから出力される論理アドレス情報はアドレス選
択回路θυに入力される。この両方の情報はそれぞれト
ランスミッションゲート（１５ａ＞ 、 （１５ｂ）に
入力され制御信号φにコントロールされて出力バッファ
α７）を通して外部に出力される。すなわちφ−１の場
合論理アドレス情報の接続されたトランスミッションゲ
ート（１５ｂ）が導通し論理アドレス情報が外部に出力
され、φ−０の場合物理アドレス情報の接続されたトラ
ンスミッションゲート（１５ａ）が導通し物理アドレス
情報が外部に出力される。
たマイクロプロセッサではプログラムカウンタ（３）の
値にしたがって論理アドレスに割り付けられたプログラ
ムの命令が実行されていく。実行ユニット（２）でメモ
リにリードライトする命令が実行される場合、論理アド
レス（６）が出力されＭＭＵ ０３）に入力される。Ｍ
Ｍ Ｕ （１３１内では、受は取った論理アドレスは
まずＴＬＢに人力される。ＴＬＢ内において論理アドレ
スのタグ部が比較されヒントすることが検索されれば即
座に対応する物理アドレス（２）を生成しマイクロプロ
セッサ内のキャッシュメモリ（５）をアクセスしにいく
。Ｔ Ｌ Ｂがミスした場合は物理アドレス情報０のよ
りメインメモリの変換テーブルを参照しその変換内容を
Ｔ Ｌ Ｂに登録する。すなわちＭＭＵは、メインメモ
リ内のアドレス変換ページテーブルを参照すること（２
レベルペ一ジング方式）により論理アドレス（６）を物
理アドレス（８）に変換する。一方、キャッシュメモリ
が内蔵されている場合はキャッシュメモリ（５）をアク
セスしにいく。キャッシュメモリｆ５１において物理ア
ドレスが存在した場合、それに対応するアドレスに格納
されたデータを実行ユニットに取り込む。キャッシュメ
モリ（５）上に物理アドレスが存在しない場合、マイク
ロプロセッサ外部に物理アドレス情報００）を出力し、
メインメモリをアクセスしにいく。このときマイクロプ
ロセッサ外部にアクセスにいく物理アドレス情報と実行
ユニットから出力される論理アドレス情報はアドレス選
択回路θυに入力される。この両方の情報はそれぞれト
ランスミッションゲート（１５ａ＞ 、 （１５ｂ）に
入力され制御信号φにコントロールされて出力バッファ
α７）を通して外部に出力される。すなわちφ−１の場
合論理アドレス情報の接続されたトランスミッションゲ
ート（１５ｂ）が導通し論理アドレス情報が外部に出力
され、φ−０の場合物理アドレス情報の接続されたトラ
ンスミッションゲート（１５ａ）が導通し物理アドレス
情報が外部に出力される。
このような回路構成を持つことによりマイクロプロセッ
サの内部のデバッグを行いたい時にはクロック信号に同
期した信号φをアドレス選択回路に入力し論理アドレス
情報と物理アドレス情報を時分割して出力できる。この
ようにすることによって実行ユニットでの動作をデバン
クすることもできるしＭＭＵの入力の論理アドレス情報
と出力の物理アドレス情報がわかることによりＭＭＵの
メモリ管理機構もデバッグできる。
サの内部のデバッグを行いたい時にはクロック信号に同
期した信号φをアドレス選択回路に入力し論理アドレス
情報と物理アドレス情報を時分割して出力できる。この
ようにすることによって実行ユニットでの動作をデバン
クすることもできるしＭＭＵの入力の論理アドレス情報
と出力の物理アドレス情報がわかることによりＭＭＵの
メモリ管理機構もデバッグできる。
第２図に論理アドレスと物理アドレスを選択するアドレ
ス選択回路０υのタイ短ングチャートを示す。φはクロ
ック信号に同期した信号である。φ＝１に同期して論理
アドレス情報が出力され、φ−〇に同期して物理アドレ
ス情報が出力される。
ス選択回路０υのタイ短ングチャートを示す。φはクロ
ック信号に同期した信号である。φ＝１に同期して論理
アドレス情報が出力され、φ−〇に同期して物理アドレ
ス情報が出力される。
信号線００）から出力される信号は時分割で論理アドレ
ス情報と物理アドレス情報を交互に出力する。
ス情報と物理アドレス情報を交互に出力する。
このようにして出力された情報をロジックアナライザ等
の測定器に人力しストアする。ストアされた情報をφ−
１のタイミングで取り出せば論理アドレスのみ観測でき
る。論理アドレスを観測することにより実行ユニットの
デバッグができる。すなわち、論理アドレスのフローを
観測することによりプログラムが命令通りに実行された
かどうか検証できる。
の測定器に人力しストアする。ストアされた情報をφ−
１のタイミングで取り出せば論理アドレスのみ観測でき
る。論理アドレスを観測することにより実行ユニットの
デバッグができる。すなわち、論理アドレスのフローを
観測することによりプログラムが命令通りに実行された
かどうか検証できる。
また、１クロツクサイクル中に論理アドレス情報と物理
アドレス情報を観測することもできる。
アドレス情報を観測することもできる。
どんなに高速なマイクロプロセッサにおいても１マシン
サイクルで１命令の実行である。この方法でデバッグを
行えば１命令中に少なくとも１回は論理アドレスと物理
アドレスが参照できる。論理アドレスに対する物理アド
レスの変化を観察することによりＭＭＵのメモリ管理機
構をデバッグすることができる。
サイクルで１命令の実行である。この方法でデバッグを
行えば１命令中に少なくとも１回は論理アドレスと物理
アドレスが参照できる。論理アドレスに対する物理アド
レスの変化を観察することによりＭＭＵのメモリ管理機
構をデバッグすることができる。
以上のようにこの発明によれば、従来ＭＭＵを内蔵した
マイクロプロセッサでは物理アドレス情報しか得られず
マイクロプロセッサ内部の状態をデバッグするときは論
理アドレスに再変換する等の作業を行う必要があったも
のを、論理アドレス情報と物理アドレス情報を選択する
回路をマイクロプロセッサ内に組み込むことにより論理
アドレス情報と物理アドレス情報を制御信号に応答させ
てマイクロプロセッサ外部に取り出すことができるので
、容易に論理アドレス情報により実行ユニットのデバッ
グを行うことができるし論理アドレス情報と物理アドレ
ス情報を比較することによりＭＭＵをデバッグすること
のできる。
マイクロプロセッサでは物理アドレス情報しか得られず
マイクロプロセッサ内部の状態をデバッグするときは論
理アドレスに再変換する等の作業を行う必要があったも
のを、論理アドレス情報と物理アドレス情報を選択する
回路をマイクロプロセッサ内に組み込むことにより論理
アドレス情報と物理アドレス情報を制御信号に応答させ
てマイクロプロセッサ外部に取り出すことができるので
、容易に論理アドレス情報により実行ユニットのデバッ
グを行うことができるし論理アドレス情報と物理アドレ
ス情報を比較することによりＭＭＵをデバッグすること
のできる。
第１図はこの発明の一実施例を示すＭＭＵを内蔵したマ
イクロプロセッサ、第２図はこの発明の制御信号φに同
期して出力されるアドレス情報を示すタイミングチャー
ト、第３図は２レベルページング方弐でアドレス変換を
行うＭＭＵ、第４図は従来の一実施例を示すＭＭＵを内
蔵したマイクロプロセッサである。 図において、（６）は実行ユニフトから出力される論理
アドレス情報、（２）はＭＭＵにおいて論理アドレス情
報（６）をアドレス変換した物理アドレス情報、αυは
論理アドレス情報と物理アドレス情報を選択しいずれか
一方を出力する回路、φは制御信号である。 なお、各図中、同一符号は同一、または相当部分を示す
。
イクロプロセッサ、第２図はこの発明の制御信号φに同
期して出力されるアドレス情報を示すタイミングチャー
ト、第３図は２レベルページング方弐でアドレス変換を
行うＭＭＵ、第４図は従来の一実施例を示すＭＭＵを内
蔵したマイクロプロセッサである。 図において、（６）は実行ユニフトから出力される論理
アドレス情報、（２）はＭＭＵにおいて論理アドレス情
報（６）をアドレス変換した物理アドレス情報、αυは
論理アドレス情報と物理アドレス情報を選択しいずれか
一方を出力する回路、φは制御信号である。 なお、各図中、同一符号は同一、または相当部分を示す
。
Claims (1)
- 仮想記憶方式を用いたコンピュータシステムでユーザー
プログラムの割り付けられた論理空間上の位置を指定す
る論理アドレス情報を、実際のメモリに割り付けられた
物理空間上の位置を指定する物理アドレス情報に変換す
るメモリ管理機構（ＭＭＵ）を備えたマイクロプロセッ
サにおいて、制御信号に応答して、上記論理アドレス情
報と上記物理アドレス情報のいずれかを選択し出力する
回路手段を上記マイクロプロセッサ内に備えたことを特
徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313773A JPH03174677A (ja) | 1989-12-01 | 1989-12-01 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313773A JPH03174677A (ja) | 1989-12-01 | 1989-12-01 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03174677A true JPH03174677A (ja) | 1991-07-29 |
Family
ID=18045352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313773A Pending JPH03174677A (ja) | 1989-12-01 | 1989-12-01 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03174677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248245A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロプロセッサ |
-
1989
- 1989-12-01 JP JP1313773A patent/JPH03174677A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248245A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロプロセッサ |
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