JPS6032221B2 - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPS6032221B2 JPS6032221B2 JP55130445A JP13044580A JPS6032221B2 JP S6032221 B2 JPS6032221 B2 JP S6032221B2 JP 55130445 A JP55130445 A JP 55130445A JP 13044580 A JP13044580 A JP 13044580A JP S6032221 B2 JPS6032221 B2 JP S6032221B2
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- address
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は仮想メモリ方式を採用している情報処理装置に
おけるアドレス変換方式に関し、詳しくはアドレス変換
バッファ上のアドレス変換対の無効化の制御方式に関す
るものである。
おけるアドレス変換方式に関し、詳しくはアドレス変換
バッファ上のアドレス変換対の無効化の制御方式に関す
るものである。
多くの情報処理装置では王〆モリとは独立なアドレス空
間（これを仮想メモリと呼ぶ）を持ち、この仮想メモリ
上のアドレスを使ってプログラムを記述することにより
、主メモリ容量の制限を意識することなくプログラムの
作成を可能としている。
間（これを仮想メモリと呼ぶ）を持ち、この仮想メモリ
上のアドレスを使ってプログラムを記述することにより
、主メモリ容量の制限を意識することなくプログラムの
作成を可能としている。
一般に仮想メモリは複数のセグメントに分割され、セグ
メントは多数のページによって構成される。この仮想メ
モリ上のページを論理ページと呼ぶ。一方、王〆モリも
多数のべ」ジに分割され（これを実ページと呼ぶ）、仮
想メモリ上の論理ページを該主メモリ上の任意の実ペー
ジ位置に割付けることが可能である。上記仮想メモリ上
の或る論理ページを主メモリ上の或る実ページ位置に割
付けた場合、メモリ要求の際、仮想メモリ上のアドレス
（これを論理アドレスと呼ぶ）を主メモリ上の実際に割
付けた実ページ位置のアドレス（これを実アドレスと呼
ぶ）に変換する必要がある。
メントは多数のページによって構成される。この仮想メ
モリ上のページを論理ページと呼ぶ。一方、王〆モリも
多数のべ」ジに分割され（これを実ページと呼ぶ）、仮
想メモリ上の論理ページを該主メモリ上の任意の実ペー
ジ位置に割付けることが可能である。上記仮想メモリ上
の或る論理ページを主メモリ上の或る実ページ位置に割
付けた場合、メモリ要求の際、仮想メモリ上のアドレス
（これを論理アドレスと呼ぶ）を主メモリ上の実際に割
付けた実ページ位置のアドレス（これを実アドレスと呼
ぶ）に変換する必要がある。
これがアドレス変換である。一般に論理アドレスを主メ
モリ上の実アドレスに変換するためにセグメント表（Ｓ
Ｔ）、ページ表（ＰＴ）が使われる。ＰＴはセグメント
毎にそのセグメント内の論理ページアドレスと主メモＩ
Ｊ上の実ページアドレスの対応をつける表であり、ＳＴ
は仮想メモリ毎に仮想メモリ内のＰＴ表の位置を示す表
である。第１図はセグメント表、ページ表を用いた一般
的なアドレス変換過程を示したものである。第１図にお
いて、１は論理アドレス、２はアドレス変換して得られ
た実アドレスを示す。３は現在実行中のプログラムが属
する仮想メモリのＳＴの先頭アドレスを保持するレジス
タで（これをＳＢＲと呼ぶ）、仮想メモリの切換えは、
このＳＢＲ３の内容を変えることにより行う。
モリ上の実アドレスに変換するためにセグメント表（Ｓ
Ｔ）、ページ表（ＰＴ）が使われる。ＰＴはセグメント
毎にそのセグメント内の論理ページアドレスと主メモＩ
Ｊ上の実ページアドレスの対応をつける表であり、ＳＴ
は仮想メモリ毎に仮想メモリ内のＰＴ表の位置を示す表
である。第１図はセグメント表、ページ表を用いた一般
的なアドレス変換過程を示したものである。第１図にお
いて、１は論理アドレス、２はアドレス変換して得られ
た実アドレスを示す。３は現在実行中のプログラムが属
する仮想メモリのＳＴの先頭アドレスを保持するレジス
タで（これをＳＢＲと呼ぶ）、仮想メモリの切換えは、
このＳＢＲ３の内容を変えることにより行う。
この方式は一般に多重仮想メモリ方式と呼ばれている。
４はセグメント表（ＳＴ）、５はページ表（ＰＴ）であ
る。
４はセグメント表（ＳＴ）、５はページ表（ＰＴ）であ
る。
これらＳＴ，ＰＴは、複数のユーザが互いに他のユーザ
の使用アドレスを意識することなくプログラムできるよ
うに複数用意される。アドレス変換は次のようにして行
われる。まずＳＢＲ３に保持されているＳＴ４の先頭ア
ドレスと論理アドレス１のセグメントフィールドを加算
してＳＴ４のェントリアドレスを得、これでＳＴ４の該
当ェントリを参照してＰＴ５の先頭アドレスを得る。次
に、このＰＴ５の先頭アドレスと論理アドレス１のペー
ジフィールドを加算してＰＴ５のェントリアドレスを得
、これでＰＴ５の該当ヱントリを参照して実ページアド
レスを得る。次に、この実ページアドレスと論理アドレ
ス１の変位フィールド（実ページ内アドレス）とを合成
して実アドレスを得る。ところで、第１図のＳＴ４，Ｐ
Ｔ５は主メモリ上に置かれており、メモリ要求の都度、
ＳＴ４，ＰＴ５を参照して実アドレスを得ていたのでは
時間がか）りすぎる。
の使用アドレスを意識することなくプログラムできるよ
うに複数用意される。アドレス変換は次のようにして行
われる。まずＳＢＲ３に保持されているＳＴ４の先頭ア
ドレスと論理アドレス１のセグメントフィールドを加算
してＳＴ４のェントリアドレスを得、これでＳＴ４の該
当ェントリを参照してＰＴ５の先頭アドレスを得る。次
に、このＰＴ５の先頭アドレスと論理アドレス１のペー
ジフィールドを加算してＰＴ５のェントリアドレスを得
、これでＰＴ５の該当ヱントリを参照して実ページアド
レスを得る。次に、この実ページアドレスと論理アドレ
ス１の変位フィールド（実ページ内アドレス）とを合成
して実アドレスを得る。ところで、第１図のＳＴ４，Ｐ
Ｔ５は主メモリ上に置かれており、メモリ要求の都度、
ＳＴ４，ＰＴ５を参照して実アドレスを得ていたのでは
時間がか）りすぎる。
そこで、通常は以前に変換されたことのある論理アドレ
ス（論理ページアドレス）と実アドレス（実ページアド
レス）の変換対はＣＰＵ内の高速バッファメモリに格納
しておき、その後の同一論理ページに対するアクセスは
、該高速バッファメモリから直接実ページアドレスを得
て行い、アドレス変換の高速化を図っている。この高速
バッファメモリをアドレス変換バッファ（ＡＴＢ）と呼
んでいる。第２図はＡＴＢを用いたアドレス変換過程を
示したものである。第２図において、６がＡＴＢで、こ
れは複数のェントリから成り、１つのェントリには１つ
の論理ページアドレスと、それに対応する実ページアド
レス、及び該アドレス変換対の有効性を示す有効性表示
ビット（Ｖビット）が格納されている。７はＴＬＢェン
トリ制御部、８は比較回路である。
ス（論理ページアドレス）と実アドレス（実ページアド
レス）の変換対はＣＰＵ内の高速バッファメモリに格納
しておき、その後の同一論理ページに対するアクセスは
、該高速バッファメモリから直接実ページアドレスを得
て行い、アドレス変換の高速化を図っている。この高速
バッファメモリをアドレス変換バッファ（ＡＴＢ）と呼
んでいる。第２図はＡＴＢを用いたアドレス変換過程を
示したものである。第２図において、６がＡＴＢで、こ
れは複数のェントリから成り、１つのェントリには１つ
の論理ページアドレスと、それに対応する実ページアド
レス、及び該アドレス変換対の有効性を示す有効性表示
ビット（Ｖビット）が格納されている。７はＴＬＢェン
トリ制御部、８は比較回路である。
第２図の動作を説明すると、論理アドレス１のセグメン
トフィールド、ページフィールド、及びＳＢＲ３の内容
に基づき、ＴＬＢェントリ制御部７はＴＬＢ６の該当ェ
ントリの論理ページアドレス、実ページアドレス及びＶ
ビットを読み出す。
トフィールド、ページフィールド、及びＳＢＲ３の内容
に基づき、ＴＬＢェントリ制御部７はＴＬＢ６の該当ェ
ントリの論理ページアドレス、実ページアドレス及びＶ
ビットを読み出す。
比較回路８は、このＴＬＢ６より読み出された論理ペー
ジアドレスを論理アドレス１の上位ビットと比較し、両
者が一致すると出力線を“１”とする。該比較回路８で
一致がとられ、且つ、ＴＬＢ６の該当ェントリのＶビッ
トが“１”の場合、ＴＬＢ６より読み出された実ページ
アドレスと論理アドレスーの変位フィールドとを合成し
て実アドレス２とする。一方、比較回路８で一致が得ら
れない場合は第１図のアドレス変換過程により実アドレ
スを求める。この時、その求つた論理ページアドレスと
実ページアドレスの変換対をＴＬＢ６の該当ェント川こ
格納し、その後の同一ェントリに対するアクセスに利用
する。さて、前記ＳＴの先頭アドレスを保持しているＳ
ＢＲの内容がプログラム等により書換えられると仮想メ
モリが切換わる。
ジアドレスを論理アドレス１の上位ビットと比較し、両
者が一致すると出力線を“１”とする。該比較回路８で
一致がとられ、且つ、ＴＬＢ６の該当ェントリのＶビッ
トが“１”の場合、ＴＬＢ６より読み出された実ページ
アドレスと論理アドレスーの変位フィールドとを合成し
て実アドレス２とする。一方、比較回路８で一致が得ら
れない場合は第１図のアドレス変換過程により実アドレ
スを求める。この時、その求つた論理ページアドレスと
実ページアドレスの変換対をＴＬＢ６の該当ェント川こ
格納し、その後の同一ェントリに対するアクセスに利用
する。さて、前記ＳＴの先頭アドレスを保持しているＳ
ＢＲの内容がプログラム等により書換えられると仮想メ
モリが切換わる。
従って、この時ＡＴＢに格納されているアドレス変換対
を無効とすべ〈、ＡＴＢの各ェントリの有効性表示ビッ
ト（Ｖビット）をリセットする必要がある。しかし、仮
想メモリのうちオペレーション・システムが占めるシス
テム空間は各ユーザ共通に使用される空間であり、仮想
メモリが切換わってもそのアドレス変換情報は同じであ
る。このため、高性能な情報処理装置では、次の方法に
より仮想メモリの切換え時のオーバヘツドの減少を図っ
ている。【１｝ オペレーション・システムが使用する
アドレス空間と、ユーザプログラムが使用するアドレス
空間を完全に区分し、それに対応してＡＴＢについても
、オペレーション・システムが使用する領域とユーザプ
ログラムが使用する領域に分け、仮想メモリの切換え時
には、ユーザプログラムが使用するＡＴＢ領域だけを無
効化し、オペレーション・システムが使用するＡＴＢ領
域は無効化しない方法（特関昭５０−３０４３５号）。
を無効とすべ〈、ＡＴＢの各ェントリの有効性表示ビッ
ト（Ｖビット）をリセットする必要がある。しかし、仮
想メモリのうちオペレーション・システムが占めるシス
テム空間は各ユーザ共通に使用される空間であり、仮想
メモリが切換わってもそのアドレス変換情報は同じであ
る。このため、高性能な情報処理装置では、次の方法に
より仮想メモリの切換え時のオーバヘツドの減少を図っ
ている。【１｝ オペレーション・システムが使用する
アドレス空間と、ユーザプログラムが使用するアドレス
空間を完全に区分し、それに対応してＡＴＢについても
、オペレーション・システムが使用する領域とユーザプ
ログラムが使用する領域に分け、仮想メモリの切換え時
には、ユーザプログラムが使用するＡＴＢ領域だけを無
効化し、オペレーション・システムが使用するＡＴＢ領
域は無効化しない方法（特関昭５０−３０４３５号）。
‘２｝ ＡＴＢ上のアドレス変換対の無効化に対する制
御情報としてＳＴにセグメント継続表示ビット（ＳＳＩ
ビット）を設け、オペレーション・システムに割付けら
れたセグメントに対応するＳＴのＳＳＩビットを“１”
とし、仮想メモリを切換えた時にＳＳＩビットが“１”
であるＡＴＢのェントリは無効化しない方法。このうち
、‘１｝の方法は、ハードウェアによりシステム空間（
アドレス空間）をオペレーション・システム用、ユーザ
プログラム用に区分するため、オペレーション・システ
ムが使用するシステム空間の拡大等を行うと、仮想メモ
リの切換え時のオーバヘッドが増大し、スループットが
低下するといった問題がある。
御情報としてＳＴにセグメント継続表示ビット（ＳＳＩ
ビット）を設け、オペレーション・システムに割付けら
れたセグメントに対応するＳＴのＳＳＩビットを“１”
とし、仮想メモリを切換えた時にＳＳＩビットが“１”
であるＡＴＢのェントリは無効化しない方法。このうち
、‘１｝の方法は、ハードウェアによりシステム空間（
アドレス空間）をオペレーション・システム用、ユーザ
プログラム用に区分するため、オペレーション・システ
ムが使用するシステム空間の拡大等を行うと、仮想メモ
リの切換え時のオーバヘッドが増大し、スループットが
低下するといった問題がある。
このため、種々のオペレーション・システムが走行する
汎用の情報処理装置では、上記‘２）の方法が主に採用
されている。第３図は上記【２｝の方法を採用した情報
処理装置のＳＴ，ＰＴ及びＡＴＢのェントリの一例を示
したもので、イがＳＴエントリ、口がＰＴエントリ、ハ
がＡＴＢヱントリである。なお、ＳＦはセグメントフオ
ールトビツト、ＰＦはページフオールトビツトを示す。
ところが従来は、上記仮想メモリの切換えによりＡＴＢ
上のアドレス変換対の無効化を行う場合、ＡＴＢの１ェ
ントリ毎にそのＳＳＩビットをチェックして、該ＳＳＩ
ビットが“１”の時はＶビットを変更せず、ＳＳＩビッ
トが“０”の時はＶビットをリセットするようにしてい
た。
汎用の情報処理装置では、上記‘２）の方法が主に採用
されている。第３図は上記【２｝の方法を採用した情報
処理装置のＳＴ，ＰＴ及びＡＴＢのェントリの一例を示
したもので、イがＳＴエントリ、口がＰＴエントリ、ハ
がＡＴＢヱントリである。なお、ＳＦはセグメントフオ
ールトビツト、ＰＦはページフオールトビツトを示す。
ところが従来は、上記仮想メモリの切換えによりＡＴＢ
上のアドレス変換対の無効化を行う場合、ＡＴＢの１ェ
ントリ毎にそのＳＳＩビットをチェックして、該ＳＳＩ
ビットが“１”の時はＶビットを変更せず、ＳＳＩビッ
トが“０”の時はＶビットをリセットするようにしてい
た。
このように従来はＡＴＢの１ェントリ毎にＳＳＩビット
の内容をチェックするため、ＡＴＢ上のアドレス変換対
の無効化に要する時間が長くか）るという欠点があった
。本発明は上述の従来の欠点を解決し、仮想メモリが切
換わった時のＡＴＢ上のアドレス変換対の無効化に要す
る時間を短縮するため、仮想メモリのセグメントに対応
してＡＴＢを複数のブロックに分割し、且つ１つのブロ
ックに属する全てのェントＩＪのＳＳＩビットが同じ内
容となるようにし、仮想メモリの切換えによってＡＴＢ
上のアドレス変換対の無効化を行う時に、ＡＴＢ上の１
ェントリのＳＳＩビットの状態によってそのェントリが
属するブロックの全てのェント川こ格納されているアド
レス変換対を無効化するか否かを決定できるようにした
ものである。
の内容をチェックするため、ＡＴＢ上のアドレス変換対
の無効化に要する時間が長くか）るという欠点があった
。本発明は上述の従来の欠点を解決し、仮想メモリが切
換わった時のＡＴＢ上のアドレス変換対の無効化に要す
る時間を短縮するため、仮想メモリのセグメントに対応
してＡＴＢを複数のブロックに分割し、且つ１つのブロ
ックに属する全てのェントＩＪのＳＳＩビットが同じ内
容となるようにし、仮想メモリの切換えによってＡＴＢ
上のアドレス変換対の無効化を行う時に、ＡＴＢ上の１
ェントリのＳＳＩビットの状態によってそのェントリが
属するブロックの全てのェント川こ格納されているアド
レス変換対を無効化するか否かを決定できるようにした
ものである。
第４図は本発明の一実施例を説明するための図であって
、１０‘ま仮想メモリ、２０はＡＴＢで、該ＡＴＢ２０
は第２図のＡＴＢ６に対応する。
、１０‘ま仮想メモリ、２０はＡＴＢで、該ＡＴＢ２０
は第２図のＡＴＢ６に対応する。
本実施例では、仮想メモリー０は４つのセグメント１１
，１２，１３，１４から成っており、それに対応してＡ
ＴＢ２０を４つのブロック２１，２２，２３，２４に分
割する。ＡＴＢ２０の各ブロックはそれぞれ複数のェン
トリを持っているが、第４図ではブロック２０のエント
リ２０１，２０１，２０３，２０４のみを示す。ＡＴＢ
２０の各ブロックの各ェントリが第３図ハの構成をとる
ことは従来と同じである。たゞし、仮想メモリ１０のセ
グメント１１，１２，１３，１４に関するアドレス変換
対はＡＴＢ２０のそれぞれ対応するブロック２１，２２
，２３，２４に属するェントリに格納する。これにより
ＡＴＢ２０の１つのブロックに属する各ヱントリの第３
図ハに示すＳＳＩビットの状態は全て同じになる。仮想
メモリの切換えによりＡＴＢ上のアドレス変換対の無効
化が指示された場合、まずＡＴＢ２０のブロック２１の
先頭ェントリ２０１の内容を読出し、そのＳＳＩビット
の状態をテストする。
，１２，１３，１４から成っており、それに対応してＡ
ＴＢ２０を４つのブロック２１，２２，２３，２４に分
割する。ＡＴＢ２０の各ブロックはそれぞれ複数のェン
トリを持っているが、第４図ではブロック２０のエント
リ２０１，２０１，２０３，２０４のみを示す。ＡＴＢ
２０の各ブロックの各ェントリが第３図ハの構成をとる
ことは従来と同じである。たゞし、仮想メモリ１０のセ
グメント１１，１２，１３，１４に関するアドレス変換
対はＡＴＢ２０のそれぞれ対応するブロック２１，２２
，２３，２４に属するェントリに格納する。これにより
ＡＴＢ２０の１つのブロックに属する各ヱントリの第３
図ハに示すＳＳＩビットの状態は全て同じになる。仮想
メモリの切換えによりＡＴＢ上のアドレス変換対の無効
化が指示された場合、まずＡＴＢ２０のブロック２１の
先頭ェントリ２０１の内容を読出し、そのＳＳＩビット
の状態をテストする。
もしＳＳＩ＝“０”ならばブロック２川こ属する全ての
エントリ２０１，２０２，２０３，２０４のＶビットを
リセットし、ブロック２１の各ェントリに格納している
アドレス変換対を無効化する。一方、ＳＳＩ＝“１”な
らばブロック２１に属する全てのエントリ２０１，２０
２，２０３，２０４のＶビットは変更しない。２２，２
３についても同様に、例えばその先頭のェントリのＳＳ
Ｉビットの状態により該当ブロックの全てのェントリに
格納されているアドレス変換対を無効化するか否か決定
する。
エントリ２０１，２０２，２０３，２０４のＶビットを
リセットし、ブロック２１の各ェントリに格納している
アドレス変換対を無効化する。一方、ＳＳＩ＝“１”な
らばブロック２１に属する全てのエントリ２０１，２０
２，２０３，２０４のＶビットは変更しない。２２，２
３についても同様に、例えばその先頭のェントリのＳＳ
Ｉビットの状態により該当ブロックの全てのェントリに
格納されているアドレス変換対を無効化するか否か決定
する。
第５図は本発明の他の実施例を説明するための図であっ
て、２０はＡＴＢ、３ １，３２，３３，３４はＡＴＢ
の各ブロック２１，２２，２３，２４に対応して設けた
ＳＳＩビットの状態を保持するラッチである。
て、２０はＡＴＢ、３ １，３２，３３，３４はＡＴＢ
の各ブロック２１，２２，２３，２４に対応して設けた
ＳＳＩビットの状態を保持するラッチである。
即ち、第５図ではＡＴＢの各ブロックの全てのェントリ
にＳＳＩビットを持たせることはせずに、ＡＴＢの各ブ
ロック毎にＳＳＩビット保持用のラツチを設ける。主メ
モリ上のＳＴ，ＰＴを参照して得られた論理アドレスと
実アドレスのアドレス変換対をＡＴＢ２０の該当ブロッ
クの該当ェントリに格納する時、同時にそのＳＳＩビッ
トの状態を該ブロックに対応するラッチ３１，３２，３
３，３４の１つに記憶する。例えば第４図の仮想メモリ
ー０のセグメント１１に関するアドレス変換対をＡＴＢ
２０のブロック２１に属するヱントリ２０１に格納する
場合、同時に該セグメント１１に関するＳＴェントリの
ＳＳＩビットの状態をブロック２１に対応するラッチ３
１に記憶する。仮想メモリの切換えによりＡＴＢ上のア
ドレス変換対の無効化が指示された場合、ラッチ３１，
３２，３３，３４に記憶しているＳＳＩビットの状態に
よって、対応するＡＴＢ２０のブロック２１，２２，２
３，２４に格納しているアドレス変換対を無効化するか
否かを決定する。例えばラッチ３１に記憶しているＳＳ
Ｉビットの状態が“０”ならば、ＡＴＢ２０のブ。ック
２１に属する全てのエントリ２０１，２０２，２０３，
２０４のＶビットをリセットして、各ェントリに格納し
ているアドレス変換対を無効化する。一方、ラッチ３１
に記憶しているＳＳＩビットの状態が“１”ならば、Ａ
ＴＢ２０の該当ブロック２１に属する全てのェントリの
Ｖビットは変更しない。このように、本発明では１回の
ＳＳＩビットのテストによりＡＴＢの１ブロックに格納
している複数のアドレス変換対について無効化するか否
かを決定することができ、仮想メモリの切換えによるＡ
ＴＢ上のアドレス変換対の無効化に要する時間の短縮を
はかることができる。
にＳＳＩビットを持たせることはせずに、ＡＴＢの各ブ
ロック毎にＳＳＩビット保持用のラツチを設ける。主メ
モリ上のＳＴ，ＰＴを参照して得られた論理アドレスと
実アドレスのアドレス変換対をＡＴＢ２０の該当ブロッ
クの該当ェントリに格納する時、同時にそのＳＳＩビッ
トの状態を該ブロックに対応するラッチ３１，３２，３
３，３４の１つに記憶する。例えば第４図の仮想メモリ
ー０のセグメント１１に関するアドレス変換対をＡＴＢ
２０のブロック２１に属するヱントリ２０１に格納する
場合、同時に該セグメント１１に関するＳＴェントリの
ＳＳＩビットの状態をブロック２１に対応するラッチ３
１に記憶する。仮想メモリの切換えによりＡＴＢ上のア
ドレス変換対の無効化が指示された場合、ラッチ３１，
３２，３３，３４に記憶しているＳＳＩビットの状態に
よって、対応するＡＴＢ２０のブロック２１，２２，２
３，２４に格納しているアドレス変換対を無効化するか
否かを決定する。例えばラッチ３１に記憶しているＳＳ
Ｉビットの状態が“０”ならば、ＡＴＢ２０のブ。ック
２１に属する全てのエントリ２０１，２０２，２０３，
２０４のＶビットをリセットして、各ェントリに格納し
ているアドレス変換対を無効化する。一方、ラッチ３１
に記憶しているＳＳＩビットの状態が“１”ならば、Ａ
ＴＢ２０の該当ブロック２１に属する全てのェントリの
Ｖビットは変更しない。このように、本発明では１回の
ＳＳＩビットのテストによりＡＴＢの１ブロックに格納
している複数のアドレス変換対について無効化するか否
かを決定することができ、仮想メモリの切換えによるＡ
ＴＢ上のアドレス変換対の無効化に要する時間の短縮を
はかることができる。
また、本発明では仮想メモリの１セグメントに関する全
てのアドレス変換対をＡＴＢの１ブロックに格納してい
るため、ＡＴＢ上の任意の１ブロックに属するェントリ
のＶビットをリセツトする回路を追加することにより、
仮想メモリの指定したセグメントに関するアドレス変換
対のみを無効にすることができる。
てのアドレス変換対をＡＴＢの１ブロックに格納してい
るため、ＡＴＢ上の任意の１ブロックに属するェントリ
のＶビットをリセツトする回路を追加することにより、
仮想メモリの指定したセグメントに関するアドレス変換
対のみを無効にすることができる。
これにより、プログラムでＳＴェントリを書換えた場合
、従来はＡＴＢ上の全てのアドレス変換対を無効化して
いたが、本発明では書換えたＳＴェントリに対応するセ
グメントに関連するアドレス変換対だけ無効化すること
ができ、ＳＴェントリの書換え時のオーバヘッドを減ら
すことができる。なお、第４図及び第５図では仮想メモ
リを４セグメントに分割したが、セグメント数が増えた
場合もＡＴＢのブロック数をセグメント数に応じて増や
すことにより、１つのブロックに属する全てのェントリ
のＳＳＩビットが同じ内容となり、本実施例と同機に１
回のＳＳＩビットのテストによりＡＴＢの１ブロックに
格納している複数のアドレス変換対について無効化する
か否かを決定することができる。
、従来はＡＴＢ上の全てのアドレス変換対を無効化して
いたが、本発明では書換えたＳＴェントリに対応するセ
グメントに関連するアドレス変換対だけ無効化すること
ができ、ＳＴェントリの書換え時のオーバヘッドを減ら
すことができる。なお、第４図及び第５図では仮想メモ
リを４セグメントに分割したが、セグメント数が増えた
場合もＡＴＢのブロック数をセグメント数に応じて増や
すことにより、１つのブロックに属する全てのェントリ
のＳＳＩビットが同じ内容となり、本実施例と同機に１
回のＳＳＩビットのテストによりＡＴＢの１ブロックに
格納している複数のアドレス変換対について無効化する
か否かを決定することができる。
以上説明したように、本発明によれば、仮想メモリの切
換えに伴うＡＴＢ上のアドレス変換対の無効化に要する
時間の短縮が行えるため、情報処理装置の性能向上を図
ることができる。
換えに伴うＡＴＢ上のアドレス変換対の無効化に要する
時間の短縮が行えるため、情報処理装置の性能向上を図
ることができる。
また、ＡＴＢ上の任意の１ブロックのみに属するェント
リのＶビットをリセットする回路を付加することにより
、プログラムによるＳＴェントリの書換え時のＡＴＢ無
効化によるオーバヘツドを減らすことが可能である。
リのＶビットをリセットする回路を付加することにより
、プログラムによるＳＴェントリの書換え時のＡＴＢ無
効化によるオーバヘツドを減らすことが可能である。
第１図はセグメント表、ページ表を用いたアドレス変換
過程を説明するための図、第２図はアドレス変換バッフ
ァを用いたアドレス変換過程を説明するための図、第３
図はセグメント表、ページ表およびアドレス変換バッフ
ァのェントリの構成例を示す図、第４図及び第５図は本
発明の一実施例を説明するための図である。 １・・・・・・論理アドレス、２・・・・・・実アドレ
ス、３・・・…制御レジスタ、４……セグメント表、５
……ページ表、６・・・・・・アドレス変換バッファ（
ＡＴＢ）、７・・・・・・ＡＴＢ制御部、８・・・・・
・比較回路、１ ０・…・・仮想メモリ、１１〜１４・
・・・・・仮想メモリのセグメント、２０・・・・・・
ＡＴＢ、２ １〜２ ４・…・・ＡＴＢのブロック、２
０ １〜２０４……ＡＴＢのエントリ。 第１図第２図 第３図 第４図 第５図
過程を説明するための図、第２図はアドレス変換バッフ
ァを用いたアドレス変換過程を説明するための図、第３
図はセグメント表、ページ表およびアドレス変換バッフ
ァのェントリの構成例を示す図、第４図及び第５図は本
発明の一実施例を説明するための図である。 １・・・・・・論理アドレス、２・・・・・・実アドレ
ス、３・・・…制御レジスタ、４……セグメント表、５
……ページ表、６・・・・・・アドレス変換バッファ（
ＡＴＢ）、７・・・・・・ＡＴＢ制御部、８・・・・・
・比較回路、１ ０・…・・仮想メモリ、１１〜１４・
・・・・・仮想メモリのセグメント、２０・・・・・・
ＡＴＢ、２ １〜２ ４・…・・ＡＴＢのブロック、２
０ １〜２０４……ＡＴＢのエントリ。 第１図第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ アドレス変換バツフアに論理アドレスと実アドレス
のアドレス対等のアドレス変換情報を記憶し、論理アド
レスが与えられた時に対応する実アドレスを前記アドレ
ス変換バツフアより高速に得るアドレス変換方式におい
て、前記アドレス変換バツフアを仮想メモリの複数に分
割されたセグメントに対応して複数のブロツクに分割し
て、仮想メモリの各セグメントに関するアドレス対等の
アドレス変換情報をアドレス変換バツフアの対応するブ
ロツクに格納し、前記アドレス変換バツフアのアドレス
変換情報の無効化が指示された時、該アドレス変換バツ
フアの１つのアドレス変換情報が保持している無効化制
御情報によつて該アドレス変換情報が存在するブロツク
内の全てのアドレス変換情報を無効にするか否かを決定
することを特徴とするアドレス変換方式。 ２ 特許請求の範囲第１項記載のアドレス変換方式にお
いて、前記アドレス変換バツフアの各ブロツクに対応し
て無効化制御情報を保持するラツチを設け、アドレス変
換情報の無効化が指示された時、該ラツチに保持してい
る無効化制御情報によつてアドレス変換バツフアの対応
するブロツクに記憶している全てのアドレス変換情報を
無効にするか否かを決定することを特徴とするアドレス
変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130445A JPS6032221B2 (ja) | 1980-09-19 | 1980-09-19 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130445A JPS6032221B2 (ja) | 1980-09-19 | 1980-09-19 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755581A JPS5755581A (en) | 1982-04-02 |
| JPS6032221B2 true JPS6032221B2 (ja) | 1985-07-26 |
Family
ID=15034405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55130445A Expired JPS6032221B2 (ja) | 1980-09-19 | 1980-09-19 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032221B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561865A (en) * | 1983-11-01 | 1985-12-31 | Greene & Kellogg, Inc. | Single bed pressure swing adsorption gas separation system |
| JPH0679295B2 (ja) * | 1986-02-26 | 1994-10-05 | 日本電気株式会社 | アドレス変換装置 |
| JPH0612330A (ja) * | 1992-06-24 | 1994-01-21 | Nec Corp | 記憶管理方式 |
-
1980
- 1980-09-19 JP JP55130445A patent/JPS6032221B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755581A (en) | 1982-04-02 |
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