JPH0550776B2 - - Google Patents
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- JPH0550776B2 JPH0550776B2 JP61064976A JP6497686A JPH0550776B2 JP H0550776 B2 JPH0550776 B2 JP H0550776B2 JP 61064976 A JP61064976 A JP 61064976A JP 6497686 A JP6497686 A JP 6497686A JP H0550776 B2 JPH0550776 B2 JP H0550776B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- tlb
- logical address
- entry
- main memory
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶方式を用いた計算機システム
のアドレス変換機構に係り、特にその改良に関す
るものである。
のアドレス変換機構に係り、特にその改良に関す
るものである。
仮想記憶をサポートする処理装置には、論理ア
ドレスを物理アドレスに変換するアドレス変換機
構が必要であり、このアドレス変換には以下のよ
うな方法があつた。
ドレスを物理アドレスに変換するアドレス変換機
構が必要であり、このアドレス変換には以下のよ
うな方法があつた。
第２図はセグメンテーシヨン／ページング複合
方式の説明図であつて、セグメントテーブルST
及びページテーブルPTは主記憶上に設けられて
いる。アドレス変換機構内に設けられたセグメン
トテーブルオリジンレジスタSTORにはセグメン
トテーブルSTの先頭アドレスSTTOPが格納さ
れている。そしてこれと与えられた論理アドレス
LAとの和で与えられるセグメントテーブル上の
アドレスをアクセスすると、セグメント部SEG
に対応したページテーブルPTの先頭アドレス
PTTOPが読み出されるので、これをアドレス変
換機構内のページテーブルレジスタ（図示せず）
にセツトする。次にこのレジスタの内容と論理ア
ドレスのページ部PAGEとの和で与えられるペー
ジテーブルPT上のアドレスをアクセスすると、
ページ部PAGEに対応したページの先頭アドレス
PAGETOPが読み出される。これは物理アドレ
スの上位部であり、その下位部は論理アドレス
LAの下位部OFFSETそのままであるから、これ
らを結合して物理アドレスが得られる。しかし以
上のアドレス変換方式では、論理アドレスから物
理アドレスへ変換するのにテーブルST，PTをア
クセスするら、主記憶装置を２回アクセスするこ
とになり、アドレス変換に時間がかかる。
方式の説明図であつて、セグメントテーブルST
及びページテーブルPTは主記憶上に設けられて
いる。アドレス変換機構内に設けられたセグメン
トテーブルオリジンレジスタSTORにはセグメン
トテーブルSTの先頭アドレスSTTOPが格納さ
れている。そしてこれと与えられた論理アドレス
LAとの和で与えられるセグメントテーブル上の
アドレスをアクセスすると、セグメント部SEG
に対応したページテーブルPTの先頭アドレス
PTTOPが読み出されるので、これをアドレス変
換機構内のページテーブルレジスタ（図示せず）
にセツトする。次にこのレジスタの内容と論理ア
ドレスのページ部PAGEとの和で与えられるペー
ジテーブルPT上のアドレスをアクセスすると、
ページ部PAGEに対応したページの先頭アドレス
PAGETOPが読み出される。これは物理アドレ
スの上位部であり、その下位部は論理アドレス
LAの下位部OFFSETそのままであるから、これ
らを結合して物理アドレスが得られる。しかし以
上のアドレス変換方式では、論理アドレスから物
理アドレスへ変換するのにテーブルST，PTをア
クセスするら、主記憶装置を２回アクセスするこ
とになり、アドレス変換に時間がかかる。
第３図は高速アドレス変換バツフア（以下
TLBと略す）を装備した時のアドレス変換方法
の説明図であつて、この時の論理アドレス６７の
１例が第４図に示されている。即ちこの例では上
位部LAU（17ビツト）、中位部LAM（３ビツト）、
下位部OFFSET（12ビツト）から成る。TLB６０
はこの内の中位部LAMに相当する８個のエント
リを持ち、これらのエントリには、主記憶上にあ
る一部のデータに対応した論理アドレスの上位
LAU及びページの先頭アドレスPAGETOPが登
録されている。アクセス時には入力された論理ア
ドレス６７の中位部LAMによりTLB６０のエン
トリを読み出し、そのエントリ内のLAU６２と
アクセスした論理アドレス６７のLAU６４とを
比較器６１に比較して一致（以下TLBヒツトと
略す）、不一致（以下TLBミスヒツトと略す）を
判定する。その結果ヒツトしていたならば当該エ
ントリ内のPAGETOPとアクセスした論理アド
レス６７のOFFSET６６とを結合して物理アド
レス６８を生成する。またもしミスヒツトであれ
ば第２図の方法によりアドレス変換を実行し、そ
の時のLAU，PAGETOP等をTLB６０の１つへ
登録しておく。
TLBと略す）を装備した時のアドレス変換方法
の説明図であつて、この時の論理アドレス６７の
１例が第４図に示されている。即ちこの例では上
位部LAU（17ビツト）、中位部LAM（３ビツト）、
下位部OFFSET（12ビツト）から成る。TLB６０
はこの内の中位部LAMに相当する８個のエント
リを持ち、これらのエントリには、主記憶上にあ
る一部のデータに対応した論理アドレスの上位
LAU及びページの先頭アドレスPAGETOPが登
録されている。アクセス時には入力された論理ア
ドレス６７の中位部LAMによりTLB６０のエン
トリを読み出し、そのエントリ内のLAU６２と
アクセスした論理アドレス６７のLAU６４とを
比較器６１に比較して一致（以下TLBヒツトと
略す）、不一致（以下TLBミスヒツトと略す）を
判定する。その結果ヒツトしていたならば当該エ
ントリ内のPAGETOPとアクセスした論理アド
レス６７のOFFSET６６とを結合して物理アド
レス６８を生成する。またもしミスヒツトであれ
ば第２図の方法によりアドレス変換を実行し、そ
の時のLAU，PAGETOP等をTLB６０の１つへ
登録しておく。
第５図は、特願昭60−57576等に記載のごとく、
上述したTLBを１セツト用いた方式を示してお
り、変換方法は第３図で説明した通りである。但
しアクセスする論理アドレス６７のLAR６４及
びデータバス６９がTLB６０へ入力されている
が、これはTLBミスヒツト時に、LAUや主記憶
から読み出したデータ対応のPAGETOPをTLB
６０に登録する為のものである。
上述したTLBを１セツト用いた方式を示してお
り、変換方法は第３図で説明した通りである。但
しアクセスする論理アドレス６７のLAR６４及
びデータバス６９がTLB６０へ入力されている
が、これはTLBミスヒツト時に、LAUや主記憶
から読み出したデータ対応のPAGETOPをTLB
６０に登録する為のものである。
第６図は、特公昭60−1658等に記載されている
ように、TLBを２セツト用いた例である。
ように、TLBを２セツト用いた例である。
TLBのエントリを選択する方法は１セツト
TLBの場合と同様であるが、本方式ではTLBを
２セツト使用しているので、TLB７０，７１に
登録されているLAU７６，７８と、アクセスす
る論理アドレス６７のLAU６４とを比較する
TLBヒツト判定のための２つの比較器７２，７
３が必要となり、更にこれらの比較結果８０，８
１からどちらのTLBがヒツトしているかを判断
してヒツトしている方のTLBのPAGETOP７７
または７９を選択するセレクタ７５と、これを制
御する選択信号８２を出力するための制御回路７
４も必要となる。TLB７０，７１いずれにもヒ
ツトしなかつた場合はやはり第２図の変換方法を
実行するが、この後でのTLBへの登録は、当該
アクセス時に各TLBから読み出したエントリの
うち、時間的に先に登録された方へ登録するとい
うLRU制御方式等が使用される。
TLBの場合と同様であるが、本方式ではTLBを
２セツト使用しているので、TLB７０，７１に
登録されているLAU７６，７８と、アクセスす
る論理アドレス６７のLAU６４とを比較する
TLBヒツト判定のための２つの比較器７２，７
３が必要となり、更にこれらの比較結果８０，８
１からどちらのTLBがヒツトしているかを判断
してヒツトしている方のTLBのPAGETOP７７
または７９を選択するセレクタ７５と、これを制
御する選択信号８２を出力するための制御回路７
４も必要となる。TLB７０，７１いずれにもヒ
ツトしなかつた場合はやはり第２図の変換方法を
実行するが、この後でのTLBへの登録は、当該
アクセス時に各TLBから読み出したエントリの
うち、時間的に先に登録された方へ登録するとい
うLRU制御方式等が使用される。
TLBを用いた従来技術には下記の問題点があ
る。第５図に示した１ヒツトTLB方式において
は、第７図に示すように、論理アドレスを16進８
桁で表わし、上位から５桁目がTLBのエントリ
を選択する中位部LAMであるとする。主記憶装
置上で命令が格納されている論理アドレスが
3E503000とすると、TLBのエントリNo.は３とな
る。また、上記命令によつて使用されるデータが
主記憶装置上に格納されていて、その論理アドレ
スが6F253000とするとTLBのエントリNo.はやは
り３となり、命令領域とデータ領域がTLBの同
一のエントリを使用することになる。このような
場合、命令サイクルとオペランドサイクルが交互
に実行されるとミスヒツトの繰り返しによつてヒ
ツト率が急激に低下してしまう問題がある。
る。第５図に示した１ヒツトTLB方式において
は、第７図に示すように、論理アドレスを16進８
桁で表わし、上位から５桁目がTLBのエントリ
を選択する中位部LAMであるとする。主記憶装
置上で命令が格納されている論理アドレスが
3E503000とすると、TLBのエントリNo.は３とな
る。また、上記命令によつて使用されるデータが
主記憶装置上に格納されていて、その論理アドレ
スが6F253000とするとTLBのエントリNo.はやは
り３となり、命令領域とデータ領域がTLBの同
一のエントリを使用することになる。このような
場合、命令サイクルとオペランドサイクルが交互
に実行されるとミスヒツトの繰り返しによつてヒ
ツト率が急激に低下してしまう問題がある。
又、第６図に示した２セツトTLB方式におい
ては、上記１セツトTLBで問題とした状態に於
てもTLBが２セツトあるので問題にならない。
しかし、この方式では双方のTLBヒツト判定が
終了しないと、とちらのTLBのPAGETOPを物
理アドレスとして選択するかを決定できず、この
ために物理アドレスへの変換が１セツトTLB方
式に比較して遅くなる。又、各々のTLBに対し
て比較器が必要である為、１セツトTLB方式に
比べてハード量が大きくなつてしまう問題点があ
る。
ては、上記１セツトTLBで問題とした状態に於
てもTLBが２セツトあるので問題にならない。
しかし、この方式では双方のTLBヒツト判定が
終了しないと、とちらのTLBのPAGETOPを物
理アドレスとして選択するかを決定できず、この
ために物理アドレスへの変換が１セツトTLB方
式に比較して遅くなる。又、各々のTLBに対し
て比較器が必要である為、１セツトTLB方式に
比べてハード量が大きくなつてしまう問題点があ
る。
本発明の目的は、TLBのヒツト率を低下させ
ることなく、又ハード量をあまり大きくせずに高
速アドレス変換を行えるアドレス変換機構を提供
するにある。
ることなく、又ハード量をあまり大きくせずに高
速アドレス変換を行えるアドレス変換機構を提供
するにある。
上記目的は、２個のTLBを設けて一方を命令
用、他方をオペランド用とし、メモリアクセス時
にはそれが命令サイクルかオペランドサイクルか
を示す信号が処理装置から出力されるので、この
信号によつてどちらのTLBを使用するかを決定
するような構成とすることにより達成される。
用、他方をオペランド用とし、メモリアクセス時
にはそれが命令サイクルかオペランドサイクルか
を示す信号が処理装置から出力されるので、この
信号によつてどちらのTLBを使用するかを決定
するような構成とすることにより達成される。
命令用TLBとオペランド用TLBとに分けた本
発明では、命令は命令用TLBに、データはオペ
ランド用TLBに各々登録され区別して使用され
るので、命令とデータが同一エントリにリンクさ
れても前に登録されていた内容を消すことでミス
ヒツトを増大させることがない。また、処理装置
よりアクセスが命令サイクルかオペランドサイク
ルかを示す信号が出力されて、これによりどちら
のTLBを使うかを、TLBヒツト判定の結果を持
つことなく決定しているので、1TLB方式と同じ
高速変換が可能になる。
発明では、命令は命令用TLBに、データはオペ
ランド用TLBに各々登録され区別して使用され
るので、命令とデータが同一エントリにリンクさ
れても前に登録されていた内容を消すことでミス
ヒツトを増大させることがない。また、処理装置
よりアクセスが命令サイクルかオペランドサイク
ルかを示す信号が出力されて、これによりどちら
のTLBを使うかを、TLBヒツト判定の結果を持
つことなく決定しているので、1TLB方式と同じ
高速変換が可能になる。
本発明の実施例を以下に説明する。第８図は本
発明を実施するためのシステムの全体構成例であ
り、基本処理装置（BPU）１、メモリ制御装置
（MCU）２、主記憶（MS）３、フアイル制御装
置（FCP）４、デイスク装置（DISK）５より成
つていて、アドレス線７〜９、データ線１０〜１
２、制御線１３〜１５で接続されている。信号６
はメモリアクセスが命令サイクルがオペランドサ
イクルかを示す信号である。フアイル制御装置４
とデイスク装置５の間はデータ線１６、フアンク
シヨン線１７、及び状態線１８により接続されて
いる。基本処理装置１の実行するプログラムはデ
イスク装置５の中に格納されており、その一部が
主記憶３にローテイングされ実行される。
発明を実施するためのシステムの全体構成例であ
り、基本処理装置（BPU）１、メモリ制御装置
（MCU）２、主記憶（MS）３、フアイル制御装
置（FCP）４、デイスク装置（DISK）５より成
つていて、アドレス線７〜９、データ線１０〜１
２、制御線１３〜１５で接続されている。信号６
はメモリアクセスが命令サイクルがオペランドサ
イクルかを示す信号である。フアイル制御装置４
とデイスク装置５の間はデータ線１６、フアンク
シヨン線１７、及び状態線１８により接続されて
いる。基本処理装置１の実行するプログラムはデ
イスク装置５の中に格納されており、その一部が
主記憶３にローテイングされ実行される。
第９図はメモリ制御装置２の構成を示す図であ
り、アドレス変換を行うためのアドレス変換部
（MMU）２０と、キヤツシユメモリ（CACHE）
２２、及び本装置全体を制御する制御回路
（MSUCTL）２１より成る。各々要素間はアド
レス、データ、制御に対応する内部信号バス２
６，２７，２８により結合され、また各々の信号
はインターフエイス回路２３，２４，２５を介し
て基本処理装置１、フアイル制御装置４、主記憶
３に接続される。基本装置１からのメモリアクセ
スの場合の転送された理論アドレス７、命令サイ
クルかオペランドサイクルかを示す信号６、及び
制御回路２１より出力される制御信号３０は、ア
ドレス変換部２０に入力される。ここで理論アド
レスは物理アドレスに変換され、内部信号バス２
６を介してキヤツシユメモリ２２をアクセスし、
キヤツシユメモリ２２がヒツトし、かつアドレス
変換部２０より出力されるTLBヒツト判定信号
３６がヒツト状態を示すとき、制御回路２１より
インターフエイス回路２３及びインターフエイス
１３を介して基本処理装置１にアクセス終了報告
を行う。基本処理装置１はこの終了報告を受けて
から、キヤツシユメモリ２２からのデータをバス
２７を介して取込む。キヤツシユメモリ２２がミ
スヒツトの場合は、内部信号バス２６，２８、イ
ンターフエイス回路２５を介して主記憶３にアク
セスし、主記憶３より取り込んだデータは基本処
理装置１に転送される共に、キヤツシユメモリ２
２にも書き込まれる。又、基本処理装置１よりフ
アイル制御装置４にアクセスする場合は、内部信
号バス２６，２７，２８、インターフエイス回路
２４を介して行われる。
り、アドレス変換を行うためのアドレス変換部
（MMU）２０と、キヤツシユメモリ（CACHE）
２２、及び本装置全体を制御する制御回路
（MSUCTL）２１より成る。各々要素間はアド
レス、データ、制御に対応する内部信号バス２
６，２７，２８により結合され、また各々の信号
はインターフエイス回路２３，２４，２５を介し
て基本処理装置１、フアイル制御装置４、主記憶
３に接続される。基本装置１からのメモリアクセ
スの場合の転送された理論アドレス７、命令サイ
クルかオペランドサイクルかを示す信号６、及び
制御回路２１より出力される制御信号３０は、ア
ドレス変換部２０に入力される。ここで理論アド
レスは物理アドレスに変換され、内部信号バス２
６を介してキヤツシユメモリ２２をアクセスし、
キヤツシユメモリ２２がヒツトし、かつアドレス
変換部２０より出力されるTLBヒツト判定信号
３６がヒツト状態を示すとき、制御回路２１より
インターフエイス回路２３及びインターフエイス
１３を介して基本処理装置１にアクセス終了報告
を行う。基本処理装置１はこの終了報告を受けて
から、キヤツシユメモリ２２からのデータをバス
２７を介して取込む。キヤツシユメモリ２２がミ
スヒツトの場合は、内部信号バス２６，２８、イ
ンターフエイス回路２５を介して主記憶３にアク
セスし、主記憶３より取り込んだデータは基本処
理装置１に転送される共に、キヤツシユメモリ２
２にも書き込まれる。又、基本処理装置１よりフ
アイル制御装置４にアクセスする場合は、内部信
号バス２６，２７，２８、インターフエイス回路
２４を介して行われる。
第１０図はアドレス変換部２０の構成図であ
る。TLB３２は高速アドレス変換を実現するバ
ツフアであり、セグメントテーブルオリジンレジ
スタ３３、およびページテーブルレジスタ３４
は、TLB３２ミスヒツト時のアドレス変換に使
用されるレジスタである。セレクタ３５は、基本
処理装置からのアクセスがＶ＝Ｒ空間に対しての
ときは、Ａ入力へのアクセス用の論理アドレス１
９を物理アドレスとして出力する。基本処理装置
１からのアクセスがＶ＝Ｒ空間以外でTLB３２
がヒツトしたときは、TLB３２のヒツトしたエ
ントリに登録されているページ先頭アドレスと論
理アドレス１９のオフセツト部とを合成したＢ入
力３７を物理アドレスとして出力する。TLB３
２がミスヒツトし、主記憶３上のセグメントテー
ブルを索引してページテーブルの先頭アドレスを
求めるときは、セグメントテーブルオリジンレジ
スタ３３の内容と論理アドレス１９のセグメント
部とを合成したＣ入力３８を出力し、続けて主記
憶上のページテーブルを索引してページ先頭アド
レスを求めるときは、ページテーブルレジスタ３
４の内容と論理アドレス１９のページ部とを合成
したＤ入力３９が出力される。これらのセレクタ
３５の動作は第９図制御回路２１からの制御信号
３０により制御される。
る。TLB３２は高速アドレス変換を実現するバ
ツフアであり、セグメントテーブルオリジンレジ
スタ３３、およびページテーブルレジスタ３４
は、TLB３２ミスヒツト時のアドレス変換に使
用されるレジスタである。セレクタ３５は、基本
処理装置からのアクセスがＶ＝Ｒ空間に対しての
ときは、Ａ入力へのアクセス用の論理アドレス１
９を物理アドレスとして出力する。基本処理装置
１からのアクセスがＶ＝Ｒ空間以外でTLB３２
がヒツトしたときは、TLB３２のヒツトしたエ
ントリに登録されているページ先頭アドレスと論
理アドレス１９のオフセツト部とを合成したＢ入
力３７を物理アドレスとして出力する。TLB３
２がミスヒツトし、主記憶３上のセグメントテー
ブルを索引してページテーブルの先頭アドレスを
求めるときは、セグメントテーブルオリジンレジ
スタ３３の内容と論理アドレス１９のセグメント
部とを合成したＣ入力３８を出力し、続けて主記
憶上のページテーブルを索引してページ先頭アド
レスを求めるときは、ページテーブルレジスタ３
４の内容と論理アドレス１９のページ部とを合成
したＤ入力３９が出力される。これらのセレクタ
３５の動作は第９図制御回路２１からの制御信号
３０により制御される。
本発明のアドレス変換機構は第１０図のTLB
３２であつて、第１図はその実施例である。同図
に於て、アクセス論理アドレス１９の上位LAU、
中位LAM（TLBエントリ選択ビツト）、下位
OFFSETは第４図で説明したような構造となつ
ており、中位が３ビツトであるので、ITLB（命
令用TLB）４０、OTLB（オペランド用TLB）
４１各々は８エントリずつを有し、合計16エント
リである。基本処理装置１よりメモリアクセスが
あると、インターフエイス７、インターフエイス
回路２３を介して転送された論理アドレス１９の
中位部５１により命令用TLB４０、オペランド
用TLB４１の各々８エントリ中の１エントリが
選択されると同時に、上記論理アドレス１９と共
に処理装置１より与えられるところの、命令サイ
クルかオペランドサイクルかを示す信号６がセレ
クタ４２，４３へ入力され、命令サイクルであれ
ば、命令用TLB４０の上位部４５とページ先頭
アドレス４７が、オペランドサイクルであればオ
ペランド用TLB４１の上位部４６とページ先頭
アドレス４８がセレクタ４２，４３で選択され出
力される。このセレクタ４２，４３による選択の
準備は、TLB４０，４１からのエントリ読み出
しよりも早く終るから、TLB出力信号の確定と
同時に各セレクタの出力信号４９，５３が確定
し、選択のための時間は必要としない。
３２であつて、第１図はその実施例である。同図
に於て、アクセス論理アドレス１９の上位LAU、
中位LAM（TLBエントリ選択ビツト）、下位
OFFSETは第４図で説明したような構造となつ
ており、中位が３ビツトであるので、ITLB（命
令用TLB）４０、OTLB（オペランド用TLB）
４１各々は８エントリずつを有し、合計16エント
リである。基本処理装置１よりメモリアクセスが
あると、インターフエイス７、インターフエイス
回路２３を介して転送された論理アドレス１９の
中位部５１により命令用TLB４０、オペランド
用TLB４１の各々８エントリ中の１エントリが
選択されると同時に、上記論理アドレス１９と共
に処理装置１より与えられるところの、命令サイ
クルかオペランドサイクルかを示す信号６がセレ
クタ４２，４３へ入力され、命令サイクルであれ
ば、命令用TLB４０の上位部４５とページ先頭
アドレス４７が、オペランドサイクルであればオ
ペランド用TLB４１の上位部４６とページ先頭
アドレス４８がセレクタ４２，４３で選択され出
力される。このセレクタ４２，４３による選択の
準備は、TLB４０，４１からのエントリ読み出
しよりも早く終るから、TLB出力信号の確定と
同時に各セレクタの出力信号４９，５３が確定
し、選択のための時間は必要としない。
セレクタ４２の出力信号４９、すなわち選択さ
れたアドレス上位部は、アクセス論理アドレス１
９の上位部５０と比較器４４で比較され、TLB
ヒツトかどうかの判定が行われる。一方セレクタ
４３の出力信号５３、すなわち選択されたページ
先頭アドレスは、アクセス論理アドレス１９のオ
フセツト５２と合成された物理アドレス３７とな
つて出力され、TLBヒツト判定の結果を待つこ
となく、キヤツシユメモリ２２（第９図）に対し
アクセスを行う。比較器４４の出力信号である判
定信号３６は制御回路２１へ入力され、結果がヒ
ツトしていたならば、制御回路２１は上記物理ア
ドレス３７は有効であるとし、キヤツシユメモリ
２２へのアクセス制御を続行し、キヤツシユメモ
リ２２のヒツト判定を行う。前記TLB３２ヒツ
ト判定の結果がミスヒツトの場合は、前記物理ア
ドレス３７が無効である為、制御回路２１は再び
アドレス変換部２０に対して制御信号３０を介し
て起動をかけてレジスタ３３，３４を用いたセグ
メントテーブル索引及びページテーブル索引を行
わせ、主記憶３よりデータを読み出させる。この
時のページ先頭アドレス２９は制御回路２１によ
つて論理アドレス１９の上位部５０と共にTLB
３２へ登録される。
れたアドレス上位部は、アクセス論理アドレス１
９の上位部５０と比較器４４で比較され、TLB
ヒツトかどうかの判定が行われる。一方セレクタ
４３の出力信号５３、すなわち選択されたページ
先頭アドレスは、アクセス論理アドレス１９のオ
フセツト５２と合成された物理アドレス３７とな
つて出力され、TLBヒツト判定の結果を待つこ
となく、キヤツシユメモリ２２（第９図）に対し
アクセスを行う。比較器４４の出力信号である判
定信号３６は制御回路２１へ入力され、結果がヒ
ツトしていたならば、制御回路２１は上記物理ア
ドレス３７は有効であるとし、キヤツシユメモリ
２２へのアクセス制御を続行し、キヤツシユメモ
リ２２のヒツト判定を行う。前記TLB３２ヒツ
ト判定の結果がミスヒツトの場合は、前記物理ア
ドレス３７が無効である為、制御回路２１は再び
アドレス変換部２０に対して制御信号３０を介し
て起動をかけてレジスタ３３，３４を用いたセグ
メントテーブル索引及びページテーブル索引を行
わせ、主記憶３よりデータを読み出させる。この
時のページ先頭アドレス２９は制御回路２１によ
つて論理アドレス１９の上位部５０と共にTLB
３２へ登録される。
本発明によれば、命令領域とその命令により使
用されるデータ領域とがTLBの同一のエントリ
にリンクされる場合であつてもTLBヒツト率を
低下させることはなく、しかもTLBヒツト判定
を待たずに物理アドレスを出力でき、高速なアド
レス変換を行えるという効果がある。
用されるデータ領域とがTLBの同一のエントリ
にリンクされる場合であつてもTLBヒツト率を
低下させることはなく、しかもTLBヒツト判定
を待たずに物理アドレスを出力でき、高速なアド
レス変換を行えるという効果がある。
第１図は本発明の一実施例を示す図、第２図は
論理アドレスから物理アドレスへの変換方法の説
明図、第３図はTLBの動作説明図、第４図は
TLBを用いる時の論理アドレス構成を示す図、
第５図は１セツトTLBの構成図、第６図は２セ
ツトTLBの構成図、第７図は１セツトTLBの問
題点の説明図、第８図は仮想記憶方式を用いた計
算機システムの構成図、第９図はメモリ制御装置
のブロツク図、第１０図はアドレス変換部のブロ
ツク図である。 １……基本処理装置、２……メモリ制御装置、
３……主記憶装置、４……フアイル制御装置、５
……デイスク装置、２０……アドレス変換部、２
１……制御回路、３２……高速アドレス変換バツ
フア（TLB）、３３……セグメントテーブルオリ
ジンレジスタ、３４……ページテーブルレジス
タ、３５……セレクタ、４０……命令用TLB、
４１……オペランド用TLB、４２，４３……セ
レクタ、４４……比較器。
論理アドレスから物理アドレスへの変換方法の説
明図、第３図はTLBの動作説明図、第４図は
TLBを用いる時の論理アドレス構成を示す図、
第５図は１セツトTLBの構成図、第６図は２セ
ツトTLBの構成図、第７図は１セツトTLBの問
題点の説明図、第８図は仮想記憶方式を用いた計
算機システムの構成図、第９図はメモリ制御装置
のブロツク図、第１０図はアドレス変換部のブロ
ツク図である。 １……基本処理装置、２……メモリ制御装置、
３……主記憶装置、４……フアイル制御装置、５
……デイスク装置、２０……アドレス変換部、２
１……制御回路、３２……高速アドレス変換バツ
フア（TLB）、３３……セグメントテーブルオリ
ジンレジスタ、３４……ページテーブルレジス
タ、３５……セレクタ、４０……命令用TLB、
４１……オペランド用TLB、４２，４３……セ
レクタ、４４……比較器。
Claims (1)
- １ メモリアクセス時に処理装置から入力された
論理アドレスを主記憶上の変換用テーブルを用い
て物理アドレスへと変換し、該変換した物理アド
レスによつて主記憶もしくは二次記憶装置をアク
セスするようにした仮想記憶システムのアドレス
変換機構に於て、主記憶上に存在するいくつかの
命令データの物理アドレスの上位部と当該命令デ
ータの論理アドレスの上位部との対を該論理アド
レスの中位部で定まるアドレスのエントリとして
有する第１の変換バツフアと、主記憶上に存在す
るいくつかのオペランドデータの物理アドレスの
上位部と当該オペランドデータの論理アドレスの
上位部との対を該論理アドレスの中位部で定まる
アドレスのエントリとして有する第２の変換バツ
フアと、メモリアクセスが命令データに対するも
のかオペランドデータに対するものかを示すとこ
ろの処理装置からの信号によつてメモリアクセス
時に上記第１及び第２の変換バツフアから読み出
されたエントリのうちの該当する方をとり出す選
択手段と、該手段によりとり出されたエントリの
内の論理アドレスの上位部と上記入力された論理
アドレスの上位部とが一致している時に上記とり
出されたエントリの内の物理アドレスの上位部と
上記入力された論理アドレスの下位部とを合成し
て得られる物理アドレスが有効であることを示す
信号を出力する比較手段とを設けたことを特徴と
するアドレス変換機構。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064976A JPS62222344A (ja) | 1986-03-25 | 1986-03-25 | アドレス変換機構 |
| US07/029,161 US4849876A (en) | 1986-03-25 | 1987-03-23 | Address translation circuit including two translation buffers |
| DE8787302513T DE3785956T2 (de) | 1986-03-25 | 1987-03-24 | Adressuebersetzungsschaltung. |
| EP87302513A EP0239359B1 (en) | 1986-03-25 | 1987-03-24 | Address translation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064976A JPS62222344A (ja) | 1986-03-25 | 1986-03-25 | アドレス変換機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222344A JPS62222344A (ja) | 1987-09-30 |
| JPH0550776B2 true JPH0550776B2 (ja) | 1993-07-29 |
Family
ID=13273585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064976A Granted JPS62222344A (ja) | 1986-03-25 | 1986-03-25 | アドレス変換機構 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4849876A (ja) |
| EP (1) | EP0239359B1 (ja) |
| JP (1) | JPS62222344A (ja) |
| DE (1) | DE3785956T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980816A (en) * | 1987-12-18 | 1990-12-25 | Nec Corporation | Translation look-aside buffer control system with multiple prioritized buffers |
| US5003462A (en) * | 1988-05-31 | 1991-03-26 | International Business Machines Corporation | Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means |
| US5239635A (en) * | 1988-06-06 | 1993-08-24 | Digital Equipment Corporation | Virtual address to physical address translation using page tables in virtual memory |
| US5058003A (en) * | 1988-12-15 | 1991-10-15 | International Business Machines Corporation | Virtual storage dynamic address translation mechanism for multiple-sized pages |
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
| US5412787A (en) * | 1990-11-21 | 1995-05-02 | Hewlett-Packard Company | Two-level TLB having the second level TLB implemented in cache tag RAMs |
| US5341485A (en) * | 1991-05-07 | 1994-08-23 | International Business Machines Corporation | Multiple virtual address translation per computer cycle |
| US5893930A (en) * | 1996-07-12 | 1999-04-13 | International Business Machines Corporation | Predictive translation of a data address utilizing sets of associative entries stored consecutively in a translation lookaside buffer |
| US6832371B1 (en) * | 1999-01-04 | 2004-12-14 | Microsoft Corporation | Method for automatically updating a computer registry |
| US6453387B1 (en) * | 1999-10-08 | 2002-09-17 | Advanced Micro Devices, Inc. | Fully associative translation lookaside buffer (TLB) including a least recently used (LRU) stack and implementing an LRU replacement strategy |
| JP2007233615A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | アドレス変換装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453230A (en) * | 1977-12-29 | 1984-06-05 | Tokyo Shibaura Electric Co., Ltd. | Address conversion system |
| JPS5687282A (en) * | 1979-12-14 | 1981-07-15 | Nec Corp | Data processor |
| US4500952A (en) * | 1980-05-23 | 1985-02-19 | International Business Machines Corporation | Mechanism for control of address translation by a program using a plurality of translation tables |
| US4403283A (en) * | 1980-07-28 | 1983-09-06 | Ncr Corporation | Extended memory system and method |
| US4386402A (en) * | 1980-09-25 | 1983-05-31 | Bell Telephone Laboratories, Incorporated | Computer with dual vat buffers for accessing a common memory shared by a cache and a processor interrupt stack |
| JPS5812187A (ja) * | 1981-07-10 | 1983-01-24 | Nec Corp | 情報処理装置 |
| JPS5853075A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 高速分離バツフアを備えた情報処理装置 |
| WO1984002784A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | Virtual memory address translation mechanism with controlled data persistence |
| WO1984002799A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | A hierarchical memory system including separate cache memories for storing data and instructions |
| US4527238A (en) * | 1983-02-28 | 1985-07-02 | Honeywell Information Systems Inc. | Cache with independent addressable data and directory arrays |
| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
| US4648033A (en) * | 1984-09-07 | 1987-03-03 | International Business Machines Corporation | Look-aside buffer LRU marker controller |
-
1986
- 1986-03-25 JP JP61064976A patent/JPS62222344A/ja active Granted
-
1987
- 1987-03-23 US US07/029,161 patent/US4849876A/en not_active Expired - Lifetime
- 1987-03-24 DE DE8787302513T patent/DE3785956T2/de not_active Expired - Fee Related
- 1987-03-24 EP EP87302513A patent/EP0239359B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62222344A (ja) | 1987-09-30 |
| EP0239359A3 (en) | 1990-02-07 |
| EP0239359A2 (en) | 1987-09-30 |
| DE3785956T2 (de) | 1993-09-02 |
| US4849876A (en) | 1989-07-18 |
| EP0239359B1 (en) | 1993-05-26 |
| DE3785956D1 (de) | 1993-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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