JPH03174768A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03174768A JPH03174768A JP2295338A JP29533890A JPH03174768A JP H03174768 A JPH03174768 A JP H03174768A JP 2295338 A JP2295338 A JP 2295338A JP 29533890 A JP29533890 A JP 29533890A JP H03174768 A JPH03174768 A JP H03174768A
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- JP
- Japan
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- electrode
- capacitor
- switch transistor
- insulating film
- substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリに係り、特に平面面積を増大する
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミックＭＯＳメモリに関する。
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミックＭＯＳメモリに関する。
［従来の技術］
ＭＯＳダイナミックメモリは］９７０年初頭にＩＫｂの
ダイナミックランダムアクセスメモリ（以下ｄＲＡ、Ｍ
と酩す）が発表されてから、３年に４倍の大規模化が達
成されてきた。しかるに、このメモリチップを入れるパ
ッケージは、主に１６ピンＤＩＰ （デュアルインラン
パッケージ）が用いられてきており、チップを入れるキ
ャビテ３ ィサイズも制限されていることから、メモリチップも４
倍の大規模化に伴なってもたかだか１．４倍程度にしか
増大していない。（またｄＲＡＭは大量に用いられるこ
とから、コス１〜面でもチップ増大をおさえる必要があ
る。）従って、工記憶容量単位たる１ビット分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
って、約１７３に微小化している。キャパシタ容量Ｃは
Ｃ＝εＡ ／ Ｔ ］（コニ： テＥ ： ｗＡ縁膜（
７）ｍｔ 率、Ａ：キャパシタ面積、Ｔｉ：絶縁膜厚）
で表わされるので、面積Ａが１／３になればεとＴが同
じである限りＣもまた１／３になる。記憶容量としての
信号量Ｓは、貯えられる電荷量Ｑｓに比例しており、Ｑ
、はＣと記憶電圧Ｖｓとの積であることから、Ａが小さ
くなれば比例してＱｓも小さくなり、信号Ｓはそれに伴
なって小さくなる。
ダイナミックランダムアクセスメモリ（以下ｄＲＡ、Ｍ
と酩す）が発表されてから、３年に４倍の大規模化が達
成されてきた。しかるに、このメモリチップを入れるパ
ッケージは、主に１６ピンＤＩＰ （デュアルインラン
パッケージ）が用いられてきており、チップを入れるキ
ャビテ３ ィサイズも制限されていることから、メモリチップも４
倍の大規模化に伴なってもたかだか１．４倍程度にしか
増大していない。（またｄＲＡＭは大量に用いられるこ
とから、コス１〜面でもチップ増大をおさえる必要があ
る。）従って、工記憶容量単位たる１ビット分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
って、約１７３に微小化している。キャパシタ容量Ｃは
Ｃ＝εＡ ／ Ｔ ］（コニ： テＥ ： ｗＡ縁膜（
７）ｍｔ 率、Ａ：キャパシタ面積、Ｔｉ：絶縁膜厚）
で表わされるので、面積Ａが１／３になればεとＴが同
じである限りＣもまた１／３になる。記憶容量としての
信号量Ｓは、貯えられる電荷量Ｑｓに比例しており、Ｑ
、はＣと記憶電圧Ｖｓとの積であることから、Ａが小さ
くなれば比例してＱｓも小さくなり、信号Ｓはそれに伴
なって小さくなる。
雑音電圧をＮとすれば信号対雑音比（Ｓ／Ｎ比）はＳの
減少に伴なって小さくなり、回路動作上大きな問題とな
る。従って通常はＡの減少分をＴｉの減少で補ってきて
おり、４−Ｋｂ、］、６Ｋｂ。
減少に伴なって小さくなり、回路動作上大きな問題とな
る。従って通常はＡの減少分をＴｉの減少で補ってきて
おり、４−Ｋｂ、］、６Ｋｂ。
−
６４ＫｂとｄＲＡＭが大規模化されるに伴ない、絶縁膜
としてのＳ ｊＯ，、膜の典型的な厚さＴｉは、１１０
０ｎ、７５ｎｍ、５０ｎｍと小さくなってきた。このよ
うな状況を解決する為に、溝型容量を用いた半導体メモ
リセルが考えられている。
としてのＳ ｊＯ，、膜の典型的な厚さＴｉは、１１０
０ｎ、７５ｎｍ、５０ｎｍと小さくなってきた。このよ
うな状況を解決する為に、溝型容量を用いた半導体メモ
リセルが考えられている。
（例えば、特開昭５１−１３０１７８号や、特開昭５２
−１５４３９０号公報参照）。
−１５４３９０号公報参照）。
［発明が解決しようとする課題］
さらに最近、パッケージなどに含まれる重金属（Ｕ、Ｔ
ｈ等）から放射されるα粒子によってＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となってきた。
ｈ等）から放射されるα粒子によってＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となってきた。
従ってＵ縁膜をさらに加速して薄くすることが実行され
ており、この場合には絶縁膜の絶縁破壊が問題となって
きた。Ｓ ｉ Ｏ２膜の絶縁耐圧電界は、最大１０’Ｖ
／ｃｍであり、従って１０ ｎ ｍのＳｉＯ２膜はＩＯ
Ｖ印加によってほとんど永久破壊を起すか、あるいは劣
化する。また永久破壊を起さないまでも最大電界付近で
使用することは、長期信頼」−大きな問題である。
ており、この場合には絶縁膜の絶縁破壊が問題となって
きた。Ｓ ｉ Ｏ２膜の絶縁耐圧電界は、最大１０’Ｖ
／ｃｍであり、従って１０ ｎ ｍのＳｉＯ２膜はＩＯ
Ｖ印加によってほとんど永久破壊を起すか、あるいは劣
化する。また永久破壊を起さないまでも最大電界付近で
使用することは、長期信頼」−大きな問題である。
本発明の目的はこれらのメモリセルの微小化に伴なうα
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
［課題を解決するための手段］
本発明は、Ｓｉ基板に堀り込んだ溝の側壁部をプレート
とし、この溝に絶縁膜でへだでて埋め込んだ電極をキャ
パシタ電極の主部として情報を蓄積する為に用いること
により平面面積を増大することなく電極面積を増大し、
かつα線等に対する強度を増加することにある。
とし、この溝に絶縁膜でへだでて埋め込んだ電極をキャ
パシタ電極の主部として情報を蓄積する為に用いること
により平面面積を増大することなく電極面積を増大し、
かつα線等に対する強度を増加することにある。
［作用］
これにより、ＩＩＡ縁膜を薄くしてその絶縁膜の破壊、
劣化の恐れを増大させることなしに所望のキャパシタ容
量を得ることができる。更に基板側をプレートとして用
いる為、α線に対する強度が飛躍的に向上する。
劣化の恐れを増大させることなしに所望のキャパシタ容
量を得ることができる。更に基板側をプレートとして用
いる為、α線に対する強度が飛躍的に向上する。
［実施例］
第１図は１トランジスタ型ｄＲＡＭメモリセルの構成国
を示すものであり、電荷を貯えるキャパシタ１とスイッ
チトランジスタ２で構成され、スイッチトランジスタの
ドレインはビット線３に接続されており、ゲートはワー
ド線４に接続されている。
を示すものであり、電荷を貯えるキャパシタ１とスイッ
チトランジスタ２で構成され、スイッチトランジスタの
ドレインはビット線３に接続されており、ゲートはワー
ド線４に接続されている。
このメモリセルは、キャパシタエに貯えた信号電荷をス
イッチトランジスタ２によって読み出すことによって動
作が行われる。実際にＮビットのメモリを構成するには
メモリアレーを形成するが、大別して以下に述べる２つ
の方法がある。
イッチトランジスタ２によって読み出すことによって動
作が行われる。実際にＮビットのメモリを構成するには
メモリアレーを形成するが、大別して以下に述べる２つ
の方法がある。
第２図には信号を差動で増幅するセンスアップ５に対し
、両側にビット線３−１と３−２を配列するいわゆる“
開放ビット線″構成を示す。これは１本のワード線４−
１に対して一方のビット線３−１のみが電気的に交叉し
ているものであり、ビット線３−１と３−２の信号の差
をセンスアンプ５で検出するものである。
、両側にビット線３−１と３−２を配列するいわゆる“
開放ビット線″構成を示す。これは１本のワード線４−
１に対して一方のビット線３−１のみが電気的に交叉し
ているものであり、ビット線３−１と３−２の信号の差
をセンスアンプ５で検出するものである。
一
第３図は他方の″折り返しビット線″構成を示すもので
あり、センスアンプ５に接続されている二本のビット線
３−１．３−２が平行に配列されており、−本のワード
線４−１が二本のビット線３−１．３−２と交叉してい
る。
あり、センスアンプ５に接続されている二本のビット線
３−１．３−２が平行に配列されており、−本のワード
線４−１が二本のビット線３−１．３−２と交叉してい
る。
後述する本発明の実施例は主に折り返しビット線構成の
場合を示すが、同様に開放ビット線構成にも適用可能で
ある。
場合を示すが、同様に開放ビット線構成にも適用可能で
ある。
第２図と第３図に示すようにビット線３−２の寄生容量
６の値をＣｎとし、メモリセルのキャパシタ１−２の値
をＣｓとすれば、このメモリアレーの主要な性能指標の
一つがＣｓ／Ｃｏとなる。このメモリアレーのＳ／Ｎ比
はＣｓ ／ Ｃｎと一対一対応しており、メモリセルの
キャパシタの値を大きくすると同時に、ビット線３の寄
生容量Ｇｏの値を小さくすることも同様にＳ／Ｎ比を向
上することになる。
６の値をＣｎとし、メモリセルのキャパシタ１−２の値
をＣｓとすれば、このメモリアレーの主要な性能指標の
一つがＣｓ／Ｃｏとなる。このメモリアレーのＳ／Ｎ比
はＣｓ ／ Ｃｎと一対一対応しており、メモリセルの
キャパシタの値を大きくすると同時に、ビット線３の寄
生容量Ｇｏの値を小さくすることも同様にＳ／Ｎ比を向
上することになる。
第４図に折り返しビット線方式のメモリセルの平面の１
例を示す。通常１１００ｎ以上の厚いフィールド酸化膜
に囲まれた活性領域７の一部がキ− ャパシタを形成するため、プレー１−８で覆われている
。スイッチトランジスタを形成する部分と、Ｓｉ基板上
のドレインヘビッｊ−線＠極接続を行うコンタクト孔９
の部分はプレー１−・８が選択的に除去されており、こ
の部分にワード線４−１．，４−２が被着されて、スイ
ッチトランジスタ２を形成している。理解を助けるため
第５図には、第４図のＡＡ’断面図を示す。
例を示す。通常１１００ｎ以上の厚いフィールド酸化膜
に囲まれた活性領域７の一部がキ− ャパシタを形成するため、プレー１−８で覆われている
。スイッチトランジスタを形成する部分と、Ｓｉ基板上
のドレインヘビッｊ−線＠極接続を行うコンタクト孔９
の部分はプレー１−・８が選択的に除去されており、こ
の部分にワード線４−１．，４−２が被着されて、スイ
ッチトランジスタ２を形成している。理解を助けるため
第５図には、第４図のＡＡ’断面図を示す。
以後説明の便のためトランジスタはｎチャネル型を用い
た例を示す。ｐチャネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチャネルの場合と逆にす
ればよい。
た例を示す。ｐチャネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチャネルの場合と逆にす
ればよい。
第５図に示した従来のメモリセルは、ｐ型、１０Ω−ｃ
ｍ程度のＳｉ基板１０上に、通常は１１００−１０００
ｎ厚程度のフィールド５ｊｏ２膜１１をＳｉ３Ｎ４を熱
酸化マスクとして用いるいわゆるＬＯＣＯ８法によって
選択的に被着する。
ｍ程度のＳｉ基板１０上に、通常は１１００−１０００
ｎ厚程度のフィールド５ｊｏ２膜１１をＳｉ３Ｎ４を熱
酸化マスクとして用いるいわゆるＬＯＣＯ８法によって
選択的に被着する。
この後リンやＡｓ添加した多結晶Ｓｊ （以下ｐｏｌ
ｙ Ｓ ｉと略す）に代表されるプレート８を選択的に
被着し、このｐｏｌｙ Ｓ ｊのプレー１−８を酸化し
て、第１層間酸化膜１３を形成する。しかる後に、ｐｏ
ｌｙ Ｓ ｉやＭｏシリサイド、あるいはりフラクトリ
ー金Ｒ（ＭＯやＷ等）に代表されるワード線４を被着し
、リンやＡｓをイオン打込みすると、プレート８とワー
ド線４の被着されていない活性領域にｎ＋の拡散Ｎ１５
が形成されて、スイッチトランジスタ２のソースとドレ
インとなる。
ｙ Ｓ ｉと略す）に代表されるプレート８を選択的に
被着し、このｐｏｌｙ Ｓ ｊのプレー１−８を酸化し
て、第１層間酸化膜１３を形成する。しかる後に、ｐｏ
ｌｙ Ｓ ｉやＭｏシリサイド、あるいはりフラクトリ
ー金Ｒ（ＭＯやＷ等）に代表されるワード線４を被着し
、リンやＡｓをイオン打込みすると、プレート８とワー
ド線４の被着されていない活性領域にｎ＋の拡散Ｎ１５
が形成されて、スイッチトランジスタ２のソースとドレ
インとなる。
この後リンを含んだいわゆるＣＶＤ法によるＰ Ｓ Ｇ
（Ｐｈｏｓｏｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）
を２００〜１１０００ｎ厚に被着して第２層間絶縁膜１
４を形成しＡＱ電極で代表されるビット線３の拡散層１
５への接続を行う部分にコンタクト孔９を形成してビッ
ト線３を選択的に被着する。
（Ｐｈｏｓｏｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）
を２００〜１１０００ｎ厚に被着して第２層間絶縁膜１
４を形成しＡＱ電極で代表されるビット線３の拡散層１
５への接続を行う部分にコンタクト孔９を形成してビッ
ト線３を選択的に被着する。
このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６も小さくなり
、ゲート酸化膜１２を薄くしない限り、前述したように
キャパシタ容量Ｃｓが小さくなりメモリ動作上大きな障
害となる。
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６も小さくなり
、ゲート酸化膜１２を薄くしない限り、前述したように
キャパシタ容量Ｃｓが小さくなりメモリ動作上大きな障
害となる。
上記説明では、便宜上、プレート８とワード線４（すな
わちスイッチトランジスタ２のゲー１−）下の絶縁膜は
同じＳｉＯ□膜１２としたが、メモリセルのキャパシタ
の値Ｃ３を大きくすることを主目的とし、プレート８下
の絶縁膜は、５ｊｏ２とＳｉ３Ｎ４のどちらか一方ある
いは両方を用いてＩＮ〜３層構造の絶縁膜が用いられる
こともある。
わちスイッチトランジスタ２のゲー１−）下の絶縁膜は
同じＳｉＯ□膜１２としたが、メモリセルのキャパシタ
の値Ｃ３を大きくすることを主目的とし、プレート８下
の絶縁膜は、５ｊｏ２とＳｉ３Ｎ４のどちらか一方ある
いは両方を用いてＩＮ〜３層構造の絶縁膜が用いられる
こともある。
本発明は従来の上記構造の欠点を補ない、平面面積を拡
大することなくＣｓを増大することを目的としている。
大することなくＣｓを増大することを目的としている。
以下実施例を用いて本発明の詳細な説明する。
まず第６図に本発明の１つの実施例の平面図を示す。第
４図に示した従来のメモリセルと対比して異なる点はＳ
ｉ基板１０に堀り込んだ溝１７の側壁部にＳｉ基板と同
導型の低い抵抗層を設け、これをプレート８とし、この
溝に埋め込んだ電極をキャパシタ電極２０としたところ
にある。
４図に示した従来のメモリセルと対比して異なる点はＳ
ｉ基板１０に堀り込んだ溝１７の側壁部にＳｉ基板と同
導型の低い抵抗層を設け、これをプレート８とし、この
溝に埋め込んだ電極をキャパシタ電極２０としたところ
にある。
以下本発明にかかる半導体メモリの製造工程を詳細に記
す。まず第８図に示すように、ｐ型、１〜２０Ω−Ｑｍ
のＳｉ基板１０に前述のＬＯＣＯ８法でフィールド酸化
膜１１を形成した＝１１＝ 後ＦやＣＱを含むガス例えばＳＦ、やＣＣＱ、等を主成
分とした平行平板型プラズマエツチングで所定の大きさ
の溝１７を形成する。通常は１〜５μｍ深さのエツチン
グ溝を形成するので、通常のホトレジスタで一旦ＣＶＤ
ＳｉＯ２膜に溝のパターンを転写し、このＣＶＤ５ｊ○
２膜をマスクとして溝エフを形成する。この後よく知ら
れた拡散法等によってＳｉ基板と同導電型の導電率１Ω
−８ｍ以下のｐ＋層８を溝の側壁と下部に形成しプレー
ト８とする。その後第９図に示すように、ＳｉＯ２やＳ
ｉ３Ｎ４の単層あるいはそれらの複合膜、あるいはＴａ
２０５等で代表されるキャパシタ絶縁膜１８を被着する
。このキャパシタ絶縁膜１８の所定の部分にＳｉ基板１
０に達するキャパシタ電極接続孔２０を形成し、この接
続孔２０を介して、ｐｏｌｙ Ｓ ｉのキャパシタ電極
１９をＳｉ基板１０に接続されるように所定の部分に被
着する。ｐｏｌｙｓｉ１９の厚さが溝１７の内壁間隔の
１／２以上であれば第９図に示すごとく溝１７はほぼｐ
ｏｌｙｓｉ１９は導電性を持たせるため、ＰやＡｓを添
加するので結果としてＳｉ基板工○中にｎ＋の拡散層１
５が形成される。
す。まず第８図に示すように、ｐ型、１〜２０Ω−Ｑｍ
のＳｉ基板１０に前述のＬＯＣＯ８法でフィールド酸化
膜１１を形成した＝１１＝ 後ＦやＣＱを含むガス例えばＳＦ、やＣＣＱ、等を主成
分とした平行平板型プラズマエツチングで所定の大きさ
の溝１７を形成する。通常は１〜５μｍ深さのエツチン
グ溝を形成するので、通常のホトレジスタで一旦ＣＶＤ
ＳｉＯ２膜に溝のパターンを転写し、このＣＶＤ５ｊ○
２膜をマスクとして溝エフを形成する。この後よく知ら
れた拡散法等によってＳｉ基板と同導電型の導電率１Ω
−８ｍ以下のｐ＋層８を溝の側壁と下部に形成しプレー
ト８とする。その後第９図に示すように、ＳｉＯ２やＳ
ｉ３Ｎ４の単層あるいはそれらの複合膜、あるいはＴａ
２０５等で代表されるキャパシタ絶縁膜１８を被着する
。このキャパシタ絶縁膜１８の所定の部分にＳｉ基板１
０に達するキャパシタ電極接続孔２０を形成し、この接
続孔２０を介して、ｐｏｌｙ Ｓ ｉのキャパシタ電極
１９をＳｉ基板１０に接続されるように所定の部分に被
着する。ｐｏｌｙｓｉ１９の厚さが溝１７の内壁間隔の
１／２以上であれば第９図に示すごとく溝１７はほぼｐ
ｏｌｙｓｉ１９は導電性を持たせるため、ＰやＡｓを添
加するので結果としてＳｉ基板工○中にｎ＋の拡散層１
５が形成される。
その後第１０図に示すように、ｐｏｌｙｓｉ１９を８０
０〜１１００℃の乾燥あるいは湿式酸化法で酸化し、１
００〜２００ｎｍの第１層間絶縁膜１３を形成し、スイ
ッチトランジスタ２を形成すべき部分に１０〜５０ｎｍ
厚さのゲート酸化膜１２を形成しさらにその上にｐｏｌ
ｙ Ｓ ｊや、Ｍｏシリサイド、あるいはＭｏ、Ｗ等の
ゲー・ト（ワード線４）を被着する。その後イオン打込
み法でＡｓ等を打込み、ｎ＋拡散層１５を形成する。
０〜１１００℃の乾燥あるいは湿式酸化法で酸化し、１
００〜２００ｎｍの第１層間絶縁膜１３を形成し、スイ
ッチトランジスタ２を形成すべき部分に１０〜５０ｎｍ
厚さのゲート酸化膜１２を形成しさらにその上にｐｏｌ
ｙ Ｓ ｊや、Ｍｏシリサイド、あるいはＭｏ、Ｗ等の
ゲー・ト（ワード線４）を被着する。その後イオン打込
み法でＡｓ等を打込み、ｎ＋拡散層１５を形成する。
さらにＣＶＤＰＳＧで代表される第２層間＄！１ｍ膜１
４を被着してｎ＋拡散Ｎ１５へのコンタクト孔９を形成
し、Ａｎに代表されるビット線３を被着する。
４を被着してｎ＋拡散Ｎ１５へのコンタクト孔９を形成
し、Ａｎに代表されるビット線３を被着する。
このようにすることによって、キャパシタ１は、キャパ
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極１９とプレート８によって形成される。プ
レート８がＳｉ基板１０と同じｐ型であるとすると、キ
ャパシタ電極工９が正電位になるので最大の電位でプレ
ート８表面が空乏化あるいは反転層が形成されないよう
に十分にｎ型不純物濃度を高めておく必要がある。一方
、プレート８をｎ型にした本発明の他の実施例の場合に
はキャパシタ電極工９が正電位となったとしても、プレ
ート８表面は蓄積前であるから問題はない。プレート８
をｎ型とした場合には、第６図の溝１７に示すように、
溝１７の周辺にｎ十層が離間して設けられているので、
これらを接続する必要があり、第１１図に示すようにＳ
ｉ基板ｎ型を用い、この表面上にｎ型のエピタキシャル
層を形成すれば離間したプレート８はすべてｎ型のＳｉ
基板工０に接続される。このＳｉ基板は接地電位にしう
るので雑音電圧の影響も小さい。製造法は第８図〜第１
０図で説明した前実施例のＳｉ基板のかわりに、エピタ
キシャル層２１を積層した８５基板１０を用いればよい
。
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極１９とプレート８によって形成される。プ
レート８がＳｉ基板１０と同じｐ型であるとすると、キ
ャパシタ電極工９が正電位になるので最大の電位でプレ
ート８表面が空乏化あるいは反転層が形成されないよう
に十分にｎ型不純物濃度を高めておく必要がある。一方
、プレート８をｎ型にした本発明の他の実施例の場合に
はキャパシタ電極工９が正電位となったとしても、プレ
ート８表面は蓄積前であるから問題はない。プレート８
をｎ型とした場合には、第６図の溝１７に示すように、
溝１７の周辺にｎ十層が離間して設けられているので、
これらを接続する必要があり、第１１図に示すようにＳ
ｉ基板ｎ型を用い、この表面上にｎ型のエピタキシャル
層を形成すれば離間したプレート８はすべてｎ型のＳｉ
基板工０に接続される。このＳｉ基板は接地電位にしう
るので雑音電圧の影響も小さい。製造法は第８図〜第１
０図で説明した前実施例のＳｉ基板のかわりに、エピタ
キシャル層２１を積層した８５基板１０を用いればよい
。
第１２図に本発明の他の実施例を示す。前述の実施例の
キャパシタ電極１９はプレー１−８との間でキャパシタ
１を形成しているが、本例は、第１層間絶縁膜１３を介
して第２プレート２２を被着し、この間でもキャパシタ
を形成している点に特徴がある。この場合プレー１−８
との間のキャパシタに本キャパシタが加わるのでより大
容量のキャパシタを得ることができる。また接地電位に
しうる第２プレート１３はキャパシタ電極１９のシール
ドともなり、雑音に強い。
キャパシタ電極１９はプレー１−８との間でキャパシタ
１を形成しているが、本例は、第１層間絶縁膜１３を介
して第２プレート２２を被着し、この間でもキャパシタ
を形成している点に特徴がある。この場合プレー１−８
との間のキャパシタに本キャパシタが加わるのでより大
容量のキャパシタを得ることができる。また接地電位に
しうる第２プレート１３はキャパシタ電極１９のシール
ドともなり、雑音に強い。
以上の本発明の実施例はスイッチトランジスタ２をＳｉ
基板１０かエピタキシャル層２１表面上に形成したもの
である。第１３図に本発明の他の実施例を示す。
基板１０かエピタキシャル層２１表面上に形成したもの
である。第１３図に本発明の他の実施例を示す。
すでに上記実施例で説明したようにキャパシタ１ｌｆＡ
縁膜１８を被着した後にＳｉの単結晶膜を形威し、後の
工程でキャパシタ電極１９と拡散層部１５になる部分を
含むＳ○Ｉ （Ｓｉｌｊ、ｃｏｎ ０ｎＩｎｓｕｌａｔ
ｏｒのＷ＠）構造を形成する。これは全面あるいは一部
の面に多結晶あるいは無定形（ａｍｏｒｐｈｏｕｓ）の
Ｓｉ膜を被着しておき、全面あるいは一部の面をレーザ
ー光や熱ヒーターで加熱し、−度溶解するかあるいは同
相のままで絶縁膜上に単結晶／１１２３を成長させるも
のがある。（第１３図には示していないが、ＳＯＩ構造
のＳｉ膜の一部をＳｉ基板１０に接触しておくと、単結
晶化が容易に行なえるので利点が太きい。）その後Ｓ○
■部２部上３上−１へ酸化膜１２さらにはゲー１へ４を
被着し、ｎ＋層を形成して一方はキャパシタ電１９とし
、他方はビット線３に接続される拡散層１５とする。そ
の後の工程は前実施例と同様である。本実施例は、スイ
ッチトランジスタ２がＳｉ基板１１上にないので、基板
１１は任意の導電型をとりうる。すなわちｎ型にすれば
特にプレート８を設けなくても８３基板１０そのものが
プレートとなる。
縁膜１８を被着した後にＳｉの単結晶膜を形威し、後の
工程でキャパシタ電極１９と拡散層部１５になる部分を
含むＳ○Ｉ （Ｓｉｌｊ、ｃｏｎ ０ｎＩｎｓｕｌａｔ
ｏｒのＷ＠）構造を形成する。これは全面あるいは一部
の面に多結晶あるいは無定形（ａｍｏｒｐｈｏｕｓ）の
Ｓｉ膜を被着しておき、全面あるいは一部の面をレーザ
ー光や熱ヒーターで加熱し、−度溶解するかあるいは同
相のままで絶縁膜上に単結晶／１１２３を成長させるも
のがある。（第１３図には示していないが、ＳＯＩ構造
のＳｉ膜の一部をＳｉ基板１０に接触しておくと、単結
晶化が容易に行なえるので利点が太きい。）その後Ｓ○
■部２部上３上−１へ酸化膜１２さらにはゲー１へ４を
被着し、ｎ＋層を形成して一方はキャパシタ電１９とし
、他方はビット線３に接続される拡散層１５とする。そ
の後の工程は前実施例と同様である。本実施例は、スイ
ッチトランジスタ２がＳｉ基板１１上にないので、基板
１１は任意の導電型をとりうる。すなわちｎ型にすれば
特にプレート８を設けなくても８３基板１０そのものが
プレートとなる。
一般に本ダイナミックメモリはメモリセルの周辺に程々
な機能をもった周辺回路を形成するのでＳｉ基板１０全
体をｎ型にはし難いが、この場合にはプレート８を設け
ればよいし、メモリセルの部分だけｎ型にすればよい。
な機能をもった周辺回路を形成するのでＳｉ基板１０全
体をｎ型にはし難いが、この場合にはプレート８を設け
ればよいし、メモリセルの部分だけｎ型にすればよい。
また第１３図の実施例には第２プレートを用いていない
が、第１２図に示した実施例で用いた第２プレート２２
を設けることもできる。
が、第１２図に示した実施例で用いた第２プレート２２
を設けることもできる。
以上本発明の詳細な説明では第６図に示したごとく溝１
７の平面パターンは単純な長方形の場合を用いたが、キ
ャパシタ電極１９のプレート８に対向する面は大きけれ
ば大きい程キャパシタ容量は増大するので、第１４図（
ａ）〜（ｃ）に示すように、（ａ）＜Ｌ型に溝１７が入
りくんでいもキャパシタ容量を増大しうる。
７の平面パターンは単純な長方形の場合を用いたが、キ
ャパシタ電極１９のプレート８に対向する面は大きけれ
ば大きい程キャパシタ容量は増大するので、第１４図（
ａ）〜（ｃ）に示すように、（ａ）＜Ｌ型に溝１７が入
りくんでいもキャパシタ容量を増大しうる。
以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従って各工程には種々な代替が可能であ
るが、いずれの場合においても、基板に形成した溝の側
壁をキャパシタの一部とすることは共通しいる。
ら選んでいる。従って各工程には種々な代替が可能であ
るが、いずれの場合においても、基板に形成した溝の側
壁をキャパシタの一部とすることは共通しいる。
上記実施例では、本発明を、ワード線４がメモリセルア
レー内で連続的なゲートとして説明したが、メモリセル
内のスイッチングトランジスタ２のｐｏｌｙｓｉのトラ
ンスファーゲート４をメモリセル間で連続して形成する
ことなく離間して形成し、新たなコンタクト孔を介して
Ａｎのワード線４で接続することもできる。こうすると
従来から多くの実績のある多結晶Ｓｊゲートの信頼性と
、Ａｆｌの抵抗の低いことから、高速のメモリのスイッ
チング時間をうろことができる。
レー内で連続的なゲートとして説明したが、メモリセル
内のスイッチングトランジスタ２のｐｏｌｙｓｉのトラ
ンスファーゲート４をメモリセル間で連続して形成する
ことなく離間して形成し、新たなコンタクト孔を介して
Ａｎのワード線４で接続することもできる。こうすると
従来から多くの実績のある多結晶Ｓｊゲートの信頼性と
、Ａｆｌの抵抗の低いことから、高速のメモリのスイッ
チング時間をうろことができる。
上記のように、本発明の趣旨は、基板に堀り込んだ溝の
側壁をキャパシタの１部とすることにある。従って基板
の溝以外の部分、たとえば基板表面部、あるいは従来か
ら知られている多結晶５ｉ−８ｊ３Ｎ４膜−多結晶Ｓｊ
で構成されるすなわち第２プレー１へ２２等の積層コン
デンサーを基板表面上に形成して、これを側壁部のキャ
パシタと並列に接続してさらにＣｓを大としても、本発
明の趣旨は損われることはない。
側壁をキャパシタの１部とすることにある。従って基板
の溝以外の部分、たとえば基板表面部、あるいは従来か
ら知られている多結晶５ｉ−８ｊ３Ｎ４膜−多結晶Ｓｊ
で構成されるすなわち第２プレー１へ２２等の積層コン
デンサーを基板表面上に形成して、これを側壁部のキャ
パシタと並列に接続してさらにＣｓを大としても、本発
明の趣旨は損われることはない。
またスイッチトランジスタは、５ＯＩｌ中でＳｉ基板と
平行に形成されているが、第１５図に示すようにＳＯＩ
層２３に縦方向に、トランジスタチャネル部２４を形成
することもできる。本縦型チャネル１ヘランジスタは、
ＳＯＩを用いるすべてのメモリセルに適用しうる。
平行に形成されているが、第１５図に示すようにＳＯＩ
層２３に縦方向に、トランジスタチャネル部２４を形成
することもできる。本縦型チャネル１ヘランジスタは、
ＳＯＩを用いるすべてのメモリセルに適用しうる。
゛）
また、本発明はＷ頭にも述べたように、ｎチャネル型Ｍ
ｏｓ＋−ランジスタを用いて説明したが、Ｐチャネル型
にするにはすべての不純物の導電型を逆にする不純物を
用いることで達成できる。リンやＡｓはＢやＡｆｌに、
Ｂはリン、Ａｓ、Ｓｂなどに置換すればよい。
ｏｓ＋−ランジスタを用いて説明したが、Ｐチャネル型
にするにはすべての不純物の導電型を逆にする不純物を
用いることで達成できる。リンやＡｓはＢやＡｆｌに、
Ｂはリン、Ａｓ、Ｓｂなどに置換すればよい。
［発明の効果］
以上本発明を詳細な実施例によって説明してきたが、ス
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよりキャパシタ容量Ｃｓで２
〜３倍、ＳＯＩ層中に形成したものは数倍のＣｓ増加が
可能である。実際には、溝の形状は完全に直平面で構成
されるわけではなく、多少丸みを帯び、また微Ｉａ部で
のりソグラフィの解像力部下のため設計形状が正方形で
あったとしても、円形になる場合があるが、この場合で
もＣｓの減少は１０〜２０％にとどまる。
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよりキャパシタ容量Ｃｓで２
〜３倍、ＳＯＩ層中に形成したものは数倍のＣｓ増加が
可能である。実際には、溝の形状は完全に直平面で構成
されるわけではなく、多少丸みを帯び、また微Ｉａ部で
のりソグラフィの解像力部下のため設計形状が正方形で
あったとしても、円形になる場合があるが、この場合で
もＣｓの減少は１０〜２０％にとどまる。
α線によるダイナミックメモリの誤動作は、Ｃｓが１０
％増加しても１桁以」二改善される場合が多いので、Ｃ
ｓの２倍以上の増加はその規模の７１９ メモリの信頼性を上昇するばからでなく、さらに大規模
のメモリ実現を可能とする。
％増加しても１桁以」二改善される場合が多いので、Ｃ
ｓの２倍以上の増加はその規模の７１９ メモリの信頼性を上昇するばからでなく、さらに大規模
のメモリ実現を可能とする。
また本発明は構成上、α線によってＳｉ基板内に発生す
る大量の電子−正孔対は、直接キャパシタ電極１９に流
入することが極めて少なく、特に８０丁を用いたもので
は全く流入しないので特にα線に対して強い特長を有す
る。
る大量の電子−正孔対は、直接キャパシタ電極１９に流
入することが極めて少なく、特に８０丁を用いたもので
は全く流入しないので特にα線に対して強い特長を有す
る。
第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第１５図はそれぞれ本発明の実施例を示す図である
。 符号の説明 １・・・キャパシタ、２・・・スイッチトランジスタ、
３・・・ビット線、４・・・ワード線、５・・・センス
アンプ、６・・・寄生容量、７・・活性領域、８・・・
プレート、９・・・コンタクト孔、１０・・・Ｓｉ基板
、１１・・・フィールド酸化膜、１２・・・ゲート酸化
膜、１３・・・第１層間絶縁膜、１４・・・第２層間絶
縁膜、１５・・・拡散層、１６・・・キャパシタ領域、
１７・・・溝、工８・・・キャパシタ絶縁膜、１９・・
・キャパシタ電極、２０・・・キャ２０ パシタ電極接続孔、 ２１・・・エピタキシャル層、 ２２・・・第２プレート、 ２３・・・Ｓ○工部、 ２４・・ ト ランジスタチャネル部。
図〜第１５図はそれぞれ本発明の実施例を示す図である
。 符号の説明 １・・・キャパシタ、２・・・スイッチトランジスタ、
３・・・ビット線、４・・・ワード線、５・・・センス
アンプ、６・・・寄生容量、７・・活性領域、８・・・
プレート、９・・・コンタクト孔、１０・・・Ｓｉ基板
、１１・・・フィールド酸化膜、１２・・・ゲート酸化
膜、１３・・・第１層間絶縁膜、１４・・・第２層間絶
縁膜、１５・・・拡散層、１６・・・キャパシタ領域、
１７・・・溝、工８・・・キャパシタ絶縁膜、１９・・
・キャパシタ電極、２０・・・キャ２０ パシタ電極接続孔、 ２１・・・エピタキシャル層、 ２２・・・第２プレート、 ２３・・・Ｓ○工部、 ２４・・ ト ランジスタチャネル部。
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と、該ワード線と交叉して設けられ
た複数のビット線と、該ワード線とビット線との交点に
設けられた複数のメモリセルと、上記メモリセルは情報
を蓄積するための容量と、該容量への情報の読み書きを
制御するスイッチトランジスタとを含み、 上記容量は半導体基体に設けられた溝と、該溝の表面に
設けられた絶縁膜と、該絶縁膜上に設けられた電極を有
し、該電極に情報を蓄積してなり、 上記スイッチトランジスタの第一の電極は上記ワード線
に電気的に接続され、上記スイッチトラジスタの第二の
電極は上記ビット線に電気的に接続され、上記スイッチ
トランジスタの第三の電極は上記電極に電気的に接続さ
れており、かつ、 上記スイッチトランジスタの第二の電極から第三の電極
への電流通路は上記半導体基体とほぼ垂直に設けられ、
かつ、 上記スイッチトランジスタは上記容量上に積層して設け
られていることを特徴とする半導体メモリ。 ２、上記スイッチトランジスタの第二の電極から第三の
電極への電流通路は断面で見た場合複数の電流通路を有
することを特徴とする特許請求の範囲第１項記載の半導
体メモリ。 ３、上記スイッチトランジスタの第一の電極は、上記第
二の電極の上に絶縁膜を介して積層されてなることを特
徴とする特許請求の範囲第１項又は第２項に記載の半導
体メモリ。 ４、上記ビット線は、上記ワード線上に、絶縁膜を介し
て設けられてなることを特徴とする特許請求の範囲第１
項乃至第３項のいずれかに記載の半導体メモリ。 ５、複数のワード線と、該ワード線と交叉して設けられ
た複数のビット線と、該ワード線とビット線との交点に
設けられた複数のメモリセルと、上記メモリセルは情報
を蓄積するための容量と、該容量への情報の読み書きを
制御するスイッチトランジスタとを含み、 上記容量は半導体基体に設けられた溝と、該溝の表面に
設けられた絶縁膜と、該絶縁膜上に設けられた電極を有
し、該電極に情報を蓄積してなり、 上記スイッチトランジスタの第一の電極は上記ワード線
に電気的に接続され、上記スイッチトランジスタの第二
の電極は上記ビット線に電気的に接続され、上記スイッ
チトランジスタの第三の電極は上記電極に電気的に接続
されており、かつ、 上記スイッチトランジスタの第二の電極及び第三の電極
は上記半導体基体と絶縁膜を介して分離して設けられて
いることを特徴とする半導体メモリ。 ６、上記スイッチトランジスタの第一の電極は、上記第
二の電極の上に絶縁膜を介して積層されてなることを特
徴とする特許請求の範囲第５項記載の半導体メモリ。 ７、上記ビット線は、上記ワード線上に、絶縁膜を介し
て設けられてなることを特徴とする特許請求の範囲第５
項又は第６項に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295338A JPH0618258B2 (ja) | 1982-11-04 | 1990-11-02 | 半導体メモリ |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192478A JPS5982761A (ja) | 1982-11-04 | 1982-11-04 | 半導体メモリ |
| JP2295338A JPH0618258B2 (ja) | 1982-11-04 | 1990-11-02 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192478A Division JPS5982761A (ja) | 1982-11-04 | 1982-11-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174768A true JPH03174768A (ja) | 1991-07-29 |
| JPH0618258B2 JPH0618258B2 (ja) | 1994-03-09 |
Family
ID=26507336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295338A Expired - Lifetime JPH0618258B2 (ja) | 1982-11-04 | 1990-11-02 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618258B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154390A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Semiconductor device |
| JPS5681968A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor device |
-
1990
- 1990-11-02 JP JP2295338A patent/JPH0618258B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154390A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Semiconductor device |
| JPS5681968A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618258B2 (ja) | 1994-03-09 |
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