JPH0618258B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0618258B2 JPH0618258B2 JP2295338A JP29533890A JPH0618258B2 JP H0618258 B2 JPH0618258 B2 JP H0618258B2 JP 2295338 A JP2295338 A JP 2295338A JP 29533890 A JP29533890 A JP 29533890A JP H0618258 B2 JPH0618258 B2 JP H0618258B2
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- capacitor
- insulating film
- switch transistor
- memory
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに係り、特に平面面積を増大する
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミックＭＯＳメモリに関する。
ことなく大容量を実現し、大規模化に適する１トランジ
スタ型ダイナミックＭＯＳメモリに関する。
［従来の技術］ ＭＯＳダイナミックメモリは１９７０年初頭に１Ｋｂの
ダイナミックランダムアクセスメモリ（以下ｄＲＡＭと
略す）が発表されてから、３年に４倍の大規模化が達成
されてきた。しかるに、このメモリチップを入れるパッ
ケージは、主に１６ピンＤＩＰ（デュアルインランパッ
ケージ）が用いられてきており、チップを入れるキャビ
ティサイズも制限されていることから、メモリチップも
４倍の大規模化に伴なってもたがだか１．４倍程度にし
か増大していない。（またｄＲＡＭは大量に用いられる
ことから、コスト面でもチップ増大をおさえる必要があ
る。）従って、１記憶容量単位たる１ビット分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
って、約１／３に微細化している。キャパシタ容量Ｃは
Ｃ＝εＡ／Ｔｉ（ここでε：絶縁膜の誘電率、Ａ：キャ
パシタ面積、Ｔｉ：絶縁膜厚）で表わされるので、面積
Ａが１／３になればεとＴが同じである限りＣもまた１
／３になる。記憶容量としての信号量Ｓは、貯えられる
電荷量ＱSに比例しており、ＱSはＣと記憶電圧ＶSとの
積であることから、Ａが小さくなれば比例してＱSも小
さくなり、信号Ｓはそれに伴なって小さくなる。
ダイナミックランダムアクセスメモリ（以下ｄＲＡＭと
略す）が発表されてから、３年に４倍の大規模化が達成
されてきた。しかるに、このメモリチップを入れるパッ
ケージは、主に１６ピンＤＩＰ（デュアルインランパッ
ケージ）が用いられてきており、チップを入れるキャビ
ティサイズも制限されていることから、メモリチップも
４倍の大規模化に伴なってもたがだか１．４倍程度にし
か増大していない。（またｄＲＡＭは大量に用いられる
ことから、コスト面でもチップ増大をおさえる必要があ
る。）従って、１記憶容量単位たる１ビット分のメモリ
セル面積も大きく減少しており、４倍の大規模化に伴な
って、約１／３に微細化している。キャパシタ容量Ｃは
Ｃ＝εＡ／Ｔｉ（ここでε：絶縁膜の誘電率、Ａ：キャ
パシタ面積、Ｔｉ：絶縁膜厚）で表わされるので、面積
Ａが１／３になればεとＴが同じである限りＣもまた１
／３になる。記憶容量としての信号量Ｓは、貯えられる
電荷量ＱSに比例しており、ＱSはＣと記憶電圧ＶSとの
積であることから、Ａが小さくなれば比例してＱSも小
さくなり、信号Ｓはそれに伴なって小さくなる。
雑音電圧をＮとすれば信号対雑音比（Ｓ／Ｎ比）はＳの
減少に伴なって小さくなり、回路動作上大きな問題とな
る。従って通常はＡの減少分をＴｉの減少で補ってきて
おり、４Ｋｂ，１６Ｋｂ，６４ＫｂとｄＲＡＭが大規模
化されるに伴ない、絶縁膜としてのＳｉＯ2膜の典型的
な厚さＴｉは、１００ｎｍ，７５ｎｍ，５０ｎｍと小さ
くなってきた。このような状況を解決する為に、溝型容
量を用いた半導体メモリセルが考えられている。
減少に伴なって小さくなり、回路動作上大きな問題とな
る。従って通常はＡの減少分をＴｉの減少で補ってきて
おり、４Ｋｂ，１６Ｋｂ，６４ＫｂとｄＲＡＭが大規模
化されるに伴ない、絶縁膜としてのＳｉＯ2膜の典型的
な厚さＴｉは、１００ｎｍ，７５ｎｍ，５０ｎｍと小さ
くなってきた。このような状況を解決する為に、溝型容
量を用いた半導体メモリセルが考えられている。
（例えば、特開昭５１−１３０１７８号や、特開昭５２
−１５４３９０号公報参照）。
−１５４３９０号公報参照）。
［発明が解決しようとする課題］ さらに最近、パッケージなどに含まれる重金属（Ｕ，Ｔ
ｈ等）から放射されるα粒子によってＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となってきた。
ｈ等）から放射されるα粒子によってＳｉ基板内に約２
００ｆＣの電荷が発生して、これが雑音となることが確
認され高信頼動作上信号量としての電荷もほぼ２００ｆ
Ｃ以下にすることが困難となってきた。
従って絶縁膜をさらに加速して薄くすることが実行され
ており、この場合には絶縁膜の絶縁破壊が問題となって
きた。ＳｉＯ2膜の絶縁耐圧電界は、最大１０7Ｖ／ｃｍ
であり、従って１０ｎｍのＳｉＯ2膜は１０Ｖ印加によ
ってほとんど永久破壊を起すか、あるいは劣化する。ま
た永久破壊を起さないまでも最大電界付近で使用するこ
とは、長期信頼上大きな問題である。
ており、この場合には絶縁膜の絶縁破壊が問題となって
きた。ＳｉＯ2膜の絶縁耐圧電界は、最大１０7Ｖ／ｃｍ
であり、従って１０ｎｍのＳｉＯ2膜は１０Ｖ印加によ
ってほとんど永久破壊を起すか、あるいは劣化する。ま
た永久破壊を起さないまでも最大電界付近で使用するこ
とは、長期信頼上大きな問題である。
本発明の目的はこれらのメモリセルの微小化に伴なうα
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深
刻化に対処し、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つか、ある
いは増大できる方法を提供することである。
［課題を解決するための手段］ 本発明は、Ｓｉ基板に堀り込んだ溝の側壁部をプレート
とし、この溝の絶縁膜でへだてて埋め込んだ電極をキャ
パシタ電極の主部として情報を蓄積する為に用いること
により平面面積を増大することなく電極面積を増大し、
かつα線等に対する強度を増加することにある。
とし、この溝の絶縁膜でへだてて埋め込んだ電極をキャ
パシタ電極の主部として情報を蓄積する為に用いること
により平面面積を増大することなく電極面積を増大し、
かつα線等に対する強度を増加することにある。
［作用］ これにより、絶縁膜を薄くしてその絶縁膜の破壊、劣化
の恐れを増大させることなしに所望のキャパシタ容量を
得ることができる。更に基板側をプレートとして用いる
為、α線に対する強度が飛躍的に向上する。
の恐れを増大させることなしに所望のキャパシタ容量を
得ることができる。更に基板側をプレートとして用いる
為、α線に対する強度が飛躍的に向上する。
［実施例］ 第１図は１トランジスタ型ｄＲＡＭメモリセルの構成図
を示すものであり、電荷を貯えるキャパシタ１とスイッ
チトランジスタ２で構成され、スイッチトランジスタの
ドレインはビット線３に接続されており、ゲートはワー
ド線４に接続されている。
を示すものであり、電荷を貯えるキャパシタ１とスイッ
チトランジスタ２で構成され、スイッチトランジスタの
ドレインはビット線３に接続されており、ゲートはワー
ド線４に接続されている。
このメモリセルは、キャパシタ１に貯えた信号電荷をス
イッチトランジスタ２によって読み出すことによって動
作が行われる。実際にＮビットのメモリを構成するには
メモリアレーを形成するが、大別して以下に述べる２つ
の方法がある。
イッチトランジスタ２によって読み出すことによって動
作が行われる。実際にＮビットのメモリを構成するには
メモリアレーを形成するが、大別して以下に述べる２つ
の方法がある。
第２図には信号を差動で増幅するセンスアップ５に対
し、両側にビット線３−１と３−２を配列するいわゆる
“開放ビット線”構成を示す。これは１本のワード線４
−１に対して一方のビット線３−１のみが電気的に交叉
しているものであり、ビット線３−１と３−２の信号の
差をセンスアンプ５で検出するものである。
し、両側にビット線３−１と３−２を配列するいわゆる
“開放ビット線”構成を示す。これは１本のワード線４
−１に対して一方のビット線３−１のみが電気的に交叉
しているものであり、ビット線３−１と３−２の信号の
差をセンスアンプ５で検出するものである。
第３図は他方の“折り返しビット線”構成を示すもので
あり、センスアンプ５に接続されている二本のビット線
３−１，３−２が平行に配列されており、一本のワード
線４−１が二本のビット線３−１，３−２と交叉してい
る。
あり、センスアンプ５に接続されている二本のビット線
３−１，３−２が平行に配列されており、一本のワード
線４−１が二本のビット線３−１，３−２と交叉してい
る。
後述する本発明の実施例は主に折り返しビット線構成の
場合を示すが、同様に開放ビット線構成にも適用可能で
ある。
場合を示すが、同様に開放ビット線構成にも適用可能で
ある。
第２図と第３図に示すようにビット線３−２の寄生容量
６の値をＣDとし、メモリセルのキャパシタ１−２の値
をＣSとすれば、このメモリアレーの主要な性能指標の
一つがＣS／ＣDとなる。このメモリアレーのＳ／Ｎ比は
ＣS／ＣDと一対一対応しており、メモリセルのキャパシ
タの値を大きくすると同時に、ビット線３の寄生容量Ｃ
Dの値を小さくすることも同様にＳ／Ｎ比を向上するこ
とになる。
６の値をＣDとし、メモリセルのキャパシタ１−２の値
をＣSとすれば、このメモリアレーの主要な性能指標の
一つがＣS／ＣDとなる。このメモリアレーのＳ／Ｎ比は
ＣS／ＣDと一対一対応しており、メモリセルのキャパシ
タの値を大きくすると同時に、ビット線３の寄生容量Ｃ
Dの値を小さくすることも同様にＳ／Ｎ比を向上するこ
とになる。
第４図に折り返しビット線方式のメモリセルの平面の１
例を示す。通常１００ｎｍ以上の厚いフィールド酸化膜
に囲まれた活性領域７の一部がキャパシタを形成するた
め、プレート８で覆われている。スイッチトランジスタ
を形成する部分と、Ｓｉ基板上のドレインへビット線電
極接続を行うコンタクト孔９の部分はプレート・８が選
択的に除去されており、この部分にワード線４−１，４
−２が被着されて、スイッチトランジスタ２を形成して
いる。理解を助けるため第５図には、第４図のＡＡ′断
面図を示す。
例を示す。通常１００ｎｍ以上の厚いフィールド酸化膜
に囲まれた活性領域７の一部がキャパシタを形成するた
め、プレート８で覆われている。スイッチトランジスタ
を形成する部分と、Ｓｉ基板上のドレインへビット線電
極接続を行うコンタクト孔９の部分はプレート・８が選
択的に除去されており、この部分にワード線４−１，４
−２が被着されて、スイッチトランジスタ２を形成して
いる。理解を助けるため第５図には、第４図のＡＡ′断
面図を示す。
以後説明の便のためトランジスタはｎチャネル型を用い
た例を示す。ｐチャネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチャネルの場合と逆にす
ればよい。
た例を示す。ｐチャネル型にするには、一般にＳｉ基板
と拡散層の導電型をそれぞれｎチャネルの場合と逆にす
ればよい。
第５図に示した従来のメモリセルは、ｐ型、１０Ω−ｃ
ｍ程度のＳｉ基板１０上に、通常は１００〜１０００ｎ
ｍ厚程度のフィールドＳｉＯ2膜１１をＳｉ3Ｎ4を熱酸
化マスクとして用いるいわゆるＬＯＣＯＳ法によって選
択的に被着する。この後リンやＡｓ添加した多結晶Ｓｉ
（以下poly Ｓｉと略す）に代表されるプレート８を選
択的に被着し、このpoly Ｓｉのプレート８を酸化し
て、第１層間酸化膜１３を形成する。しかる後に、poly
ＳｉやＭｏシリサイド、あるいはリフラクトリー金属
（ＭｏやＷ等）に代表されるワード線４を被着し、リン
やＡｓをイオン打込みすると、プレート８とワード線４
の被着されていない活性領域にｎ+の拡散層１５が形成
されて、スイッチトランジスタ２のソースとドレインと
なる。この後リンを含んだいわゆるＣＶＤ法によるＰＳ
Ｇ（Phosoho-sillcate glass）を２００〜１０００ｎｍ
厚に被着して第２層間絶縁膜１４を形成しＡｌ電極で代
表されるビット線３の拡散層１５への接続を行う部分に
コンタクト孔９を形成してビット線３を選択的に被着す
る。
ｍ程度のＳｉ基板１０上に、通常は１００〜１０００ｎ
ｍ厚程度のフィールドＳｉＯ2膜１１をＳｉ3Ｎ4を熱酸
化マスクとして用いるいわゆるＬＯＣＯＳ法によって選
択的に被着する。この後リンやＡｓ添加した多結晶Ｓｉ
（以下poly Ｓｉと略す）に代表されるプレート８を選
択的に被着し、このpoly Ｓｉのプレート８を酸化し
て、第１層間酸化膜１３を形成する。しかる後に、poly
ＳｉやＭｏシリサイド、あるいはリフラクトリー金属
（ＭｏやＷ等）に代表されるワード線４を被着し、リン
やＡｓをイオン打込みすると、プレート８とワード線４
の被着されていない活性領域にｎ+の拡散層１５が形成
されて、スイッチトランジスタ２のソースとドレインと
なる。この後リンを含んだいわゆるＣＶＤ法によるＰＳ
Ｇ（Phosoho-sillcate glass）を２００〜１０００ｎｍ
厚に被着して第２層間絶縁膜１４を形成しＡｌ電極で代
表されるビット線３の拡散層１５への接続を行う部分に
コンタクト孔９を形成してビット線３を選択的に被着す
る。
このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６も小さくな
り、ゲート酸化膜１２を薄くしない限り、前述したよう
にキャパシタ容量ＣSが小さくなりメモリ動作上大きな
障害となる。
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６も小さくな
り、ゲート酸化膜１２を薄くしない限り、前述したよう
にキャパシタ容量ＣSが小さくなりメモリ動作上大きな
障害となる。
上記説明では、便宜上、プレート８とワード線４（すな
わちスイッチトランジスタ２のゲート）下の絶縁膜は同
じＳｉＯ2膜１２としたが、メモリセルのキャパシタの
値ＣSを大きくすることを主目的とし、プレート８下の
絶縁膜は、ＳｉＯ2とＳｉ3Ｎ4のどちらか一方あるいは
両方を用いて１層〜３層構造の絶縁膜が用いられること
もある。
わちスイッチトランジスタ２のゲート）下の絶縁膜は同
じＳｉＯ2膜１２としたが、メモリセルのキャパシタの
値ＣSを大きくすることを主目的とし、プレート８下の
絶縁膜は、ＳｉＯ2とＳｉ3Ｎ4のどちらか一方あるいは
両方を用いて１層〜３層構造の絶縁膜が用いられること
もある。
本発明は従来の上記構造の欠点を補ない、平面面積を拡
大することなくＣSを増大することを目的としている。
大することなくＣSを増大することを目的としている。
以下実施例を用いて本発明を詳細に説明する。
まず第６図に本発明の１つの実施例の平面図を示す。第
４図に示した従来のメモリセルと対比して異なる点はＳ
ｉ基板１０に堀り込んだ溝１７の側壁部にＳｉ基板と同
導型の低い抵抗層を設け、これをプレート８とし、この
溝に埋め込んだ電極をキャパシタ電極２０としたところ
にある。
４図に示した従来のメモリセルと対比して異なる点はＳ
ｉ基板１０に堀り込んだ溝１７の側壁部にＳｉ基板と同
導型の低い抵抗層を設け、これをプレート８とし、この
溝に埋め込んだ電極をキャパシタ電極２０としたところ
にある。
以下本発明にかかる半導体メモリに製造工程を詳細に記
す。まず第８図に示すように、ｐ型、１〜２０Ω−ｃｍ
のＳｉ基板１０に前述のＬＯＣＯＳ法でフィールド酸化
膜１１を形成した後ＦやＣｌを含むガス例えばＳＦ6や
ＣＣｌ4等を主成分とした平行平板型プラズマエッチン
グで所定の大きさの溝１７を形成する。通常は１〜５μ
ｍ深さのエッチング溝を形成するので、通常のホトレジ
スタで一旦ＣＶＤＳｉＯ2膜に溝のパターンを転写し、
このＣＶＤＳｉＯ2膜をマスクとして溝１７を形成す
る、この後よく知られた拡散法等によってＳｉ基板と同
導電型の導電率１Ω−ｃｍ以下のｐ+層８を溝の側壁と
下部に形成しプレート８とする。その後第９図に示すよ
うに、ＳｉＯ2やＳｉ3Ｎ4の単層あるいはそれらの複合
膜、あるいはＴａ2Ｏ5等で代表されるキャパシタ絶縁膜
１８を被着する。このキャパシタ絶縁膜１８の所定の部
分にＳｉ基板１０に達するキャパシタ電極接続孔２０を
形成し、この接続孔２０を介して、poly Ｓｉのキャパ
シタ電極１９をＳｉ基板１０に接続されるように所定の
部分に被着する。poly Ｓｉ１９の厚さが溝１７の内壁
間隔の１／２以上であれば第９図に示すごとく溝１７は
ほぼpoly Ｓｉ１９は導電性を持たせるため、ＰやＡｓ
を添加するので結果としてＳｉ基板１０中にｎ+の拡散
層１５が形成される。
す。まず第８図に示すように、ｐ型、１〜２０Ω−ｃｍ
のＳｉ基板１０に前述のＬＯＣＯＳ法でフィールド酸化
膜１１を形成した後ＦやＣｌを含むガス例えばＳＦ6や
ＣＣｌ4等を主成分とした平行平板型プラズマエッチン
グで所定の大きさの溝１７を形成する。通常は１〜５μ
ｍ深さのエッチング溝を形成するので、通常のホトレジ
スタで一旦ＣＶＤＳｉＯ2膜に溝のパターンを転写し、
このＣＶＤＳｉＯ2膜をマスクとして溝１７を形成す
る、この後よく知られた拡散法等によってＳｉ基板と同
導電型の導電率１Ω−ｃｍ以下のｐ+層８を溝の側壁と
下部に形成しプレート８とする。その後第９図に示すよ
うに、ＳｉＯ2やＳｉ3Ｎ4の単層あるいはそれらの複合
膜、あるいはＴａ2Ｏ5等で代表されるキャパシタ絶縁膜
１８を被着する。このキャパシタ絶縁膜１８の所定の部
分にＳｉ基板１０に達するキャパシタ電極接続孔２０を
形成し、この接続孔２０を介して、poly Ｓｉのキャパ
シタ電極１９をＳｉ基板１０に接続されるように所定の
部分に被着する。poly Ｓｉ１９の厚さが溝１７の内壁
間隔の１／２以上であれば第９図に示すごとく溝１７は
ほぼpoly Ｓｉ１９は導電性を持たせるため、ＰやＡｓ
を添加するので結果としてＳｉ基板１０中にｎ+の拡散
層１５が形成される。
その後第１０図に示すように、poly Ｓｉ１９を８００
〜１１００℃の乾燥あるいは湿式酸化法で酸化し、１０
０〜２０００ｎｍの第１層間絶縁膜１３を形成し、スイ
ッチトランジスタ２を形成すべき部分に１０〜５０ｎｍ
厚さのゲート酸化膜１２を形成しさらにその上にpoly
Ｓｉや、Ｍｏシリサイド、あるいあＭｏ，Ｗ等のゲート
（ワード線４）を被着する。その後イオン打込み法でＡ
ｓ等を打込み、ｎ+拡散層１５を形成する。
〜１１００℃の乾燥あるいは湿式酸化法で酸化し、１０
０〜２０００ｎｍの第１層間絶縁膜１３を形成し、スイ
ッチトランジスタ２を形成すべき部分に１０〜５０ｎｍ
厚さのゲート酸化膜１２を形成しさらにその上にpoly
Ｓｉや、Ｍｏシリサイド、あるいあＭｏ，Ｗ等のゲート
（ワード線４）を被着する。その後イオン打込み法でＡ
ｓ等を打込み、ｎ+拡散層１５を形成する。
さらにＣＶＤＰＳＧで代表される第２層間絶縁膜１４を
被着してｎ+拡散層１５へのコンタクト孔９を形成し、
Ａｌに代表されるビット線３を被着する。
被着してｎ+拡散層１５へのコンタクト孔９を形成し、
Ａｌに代表されるビット線３を被着する。
このようにすることによって、キャパシタ１は、キャパ
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極１９とプレート８によって形成される。プ
レート８がＳｉ基板１０と同じｐ型であるとすると、キ
ャパシタ電極１９が正電位になるので最大の電位でプレ
ート８表面が空乏化あるいは反転層が形成されないよう
に十分にｐ型不純物濃度を高めておく必要がある。一
方、プレート８をｎ型にした本発明の他の実施例の場合
にはキャパシタ電極１９が正電位となったとしても、プ
レート８表面は蓄積態であるから問題はない。プレート
８をｎ型とした場合には、第６図の溝１７に示すよう
に、溝１７の周辺にｎ+層が離間して設けられているの
で、これらを接続する必要があり、第１１図に示すよう
にＳｉ基板ｎ型を用い、この表面上にｐ型のエピタキシ
ャル層を形成すれば離間したプレート８はすべてｎ型の
Ｓｉ基板１０に接続される。このＳｉ基板は接地電位に
しうるので雑音電圧の影響も小さい。製造法は第８図〜
第１０図で説明した前実施例のＳｉ基板のかわりに、エ
ピタキシャル層２１を積層したＳｉ基板１０を用いれば
よい。
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極１９とプレート８によって形成される。プ
レート８がＳｉ基板１０と同じｐ型であるとすると、キ
ャパシタ電極１９が正電位になるので最大の電位でプレ
ート８表面が空乏化あるいは反転層が形成されないよう
に十分にｐ型不純物濃度を高めておく必要がある。一
方、プレート８をｎ型にした本発明の他の実施例の場合
にはキャパシタ電極１９が正電位となったとしても、プ
レート８表面は蓄積態であるから問題はない。プレート
８をｎ型とした場合には、第６図の溝１７に示すよう
に、溝１７の周辺にｎ+層が離間して設けられているの
で、これらを接続する必要があり、第１１図に示すよう
にＳｉ基板ｎ型を用い、この表面上にｐ型のエピタキシ
ャル層を形成すれば離間したプレート８はすべてｎ型の
Ｓｉ基板１０に接続される。このＳｉ基板は接地電位に
しうるので雑音電圧の影響も小さい。製造法は第８図〜
第１０図で説明した前実施例のＳｉ基板のかわりに、エ
ピタキシャル層２１を積層したＳｉ基板１０を用いれば
よい。
第１２図に本発明の他の実施例を示す。前述の実施例の
キャパシタ電極１９はプレート８との間でキャパシタ１
を形成しているが、本例は、第１層間絶縁膜１３を介し
て第２プレート２２を被着し、この間でもキャパシタを
形成している点に特徴がある。この場合プレート８との
間にキャパシタに本キャパシタが加わるのでより大容量
のキャパシタを得ることができる。また接地電位にしう
る第２プレート１３はキャパシタ電極１９のシールドと
もなり、雑音に強い。
キャパシタ電極１９はプレート８との間でキャパシタ１
を形成しているが、本例は、第１層間絶縁膜１３を介し
て第２プレート２２を被着し、この間でもキャパシタを
形成している点に特徴がある。この場合プレート８との
間にキャパシタに本キャパシタが加わるのでより大容量
のキャパシタを得ることができる。また接地電位にしう
る第２プレート１３はキャパシタ電極１９のシールドと
もなり、雑音に強い。
以上の本発明の実施例はスイッチトランジスタ２をＳｉ
基板１０かエピタキシャル層２１表面上に形成したもの
である。第１３図に本発明の他の実施例を示す。
基板１０かエピタキシャル層２１表面上に形成したもの
である。第１３図に本発明の他の実施例を示す。
すでに上記実施例で説明したようにキャパシタ絶縁膜１
８を被着した後にＳｉの単結晶膜を形成し、後の工程で
キャパシタ電極１９と拡散層部１５になる部分を含むＳ
ＯＩ（Silicon On Insulatorの略）構造を形成する。こ
れは全面あるいは一部の面に多結晶あるいは無定形(amo
rphous)のＳｉ膜を被着しておき、全面あるいは一部の
面をレーザー光や熱ヒーターで加熱し、一度溶解するか
あるいは固相のままで絶縁膜上に単結晶層２３を成長さ
せるものがある。（第１３図には示していないが、ＳＯ
Ｉ構造のＳｉ膜の一部をＳｉ基板１０に接触しておく
と、単結晶化が容易に行なえるので利点が大きい。） その後ＳＯＩ部２３上にゲート酸化膜１２さらにはゲー
トを被着し、ｎ+層を形成して一方はキャパシタ電１９
とし、他方はビット線３に接続される拡散層１５とす
る。その後の工程は前実施例と同様である。本実施例
は、スイッチトランジスタ２がＳｉ基板１１上にないの
で、基板１１は任意の導電型をとりうる。すなわちｎ型
にすれば特にプレート８を設けなくてもＳｉ基板１０そ
のものがプレートとなる。
８を被着した後にＳｉの単結晶膜を形成し、後の工程で
キャパシタ電極１９と拡散層部１５になる部分を含むＳ
ＯＩ（Silicon On Insulatorの略）構造を形成する。こ
れは全面あるいは一部の面に多結晶あるいは無定形(amo
rphous)のＳｉ膜を被着しておき、全面あるいは一部の
面をレーザー光や熱ヒーターで加熱し、一度溶解するか
あるいは固相のままで絶縁膜上に単結晶層２３を成長さ
せるものがある。（第１３図には示していないが、ＳＯ
Ｉ構造のＳｉ膜の一部をＳｉ基板１０に接触しておく
と、単結晶化が容易に行なえるので利点が大きい。） その後ＳＯＩ部２３上にゲート酸化膜１２さらにはゲー
トを被着し、ｎ+層を形成して一方はキャパシタ電１９
とし、他方はビット線３に接続される拡散層１５とす
る。その後の工程は前実施例と同様である。本実施例
は、スイッチトランジスタ２がＳｉ基板１１上にないの
で、基板１１は任意の導電型をとりうる。すなわちｎ型
にすれば特にプレート８を設けなくてもＳｉ基板１０そ
のものがプレートとなる。
一般に本ダイナミックメモリはメモリセルの周辺に程々
な機能をもった周辺回路を形成するのでＳｉ基板１０全
体をｎ型にはし難いが、この場合にはプレート８を設け
ればよいし、メモリセルの部分だけｎ型にすればよい。
な機能をもった周辺回路を形成するのでＳｉ基板１０全
体をｎ型にはし難いが、この場合にはプレート８を設け
ればよいし、メモリセルの部分だけｎ型にすればよい。
また第１３図の実施例には第２プレートを用いていない
が、第１２図に示した実施例で用いた第２プレート２２
を設けることもできる。
が、第１２図に示した実施例で用いた第２プレート２２
を設けることもできる。
以上本発明の実施例の説明では第６図に示したごとく溝
１７の平面パターンは単純な長方形の場合を用いたが、
キャパシタ電極１９のプレート８に対向する面は大きけ
れば大きい程キャパシタ容量は増大するので、第１４図
（ａ）〜（ｃ）に示すように、（ａ）くし型に溝１７が
入りくんでいる場合、（ｃ）リング状に溝１７が形成さ
れている場合は単純な長形礼より同平面面積でいずれも
キャパシタ容量を増大しうる。
１７の平面パターンは単純な長方形の場合を用いたが、
キャパシタ電極１９のプレート８に対向する面は大きけ
れば大きい程キャパシタ容量は増大するので、第１４図
（ａ）〜（ｃ）に示すように、（ａ）くし型に溝１７が
入りくんでいる場合、（ｃ）リング状に溝１７が形成さ
れている場合は単純な長形礼より同平面面積でいずれも
キャパシタ容量を増大しうる。
以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従って各工程には種々な代替が可能であ
るが、いずれの場合においても、基板に形成した溝の側
壁をキャパシタの一部とすることは共通しいる。
ら選んでいる。従って各工程には種々な代替が可能であ
るが、いずれの場合においても、基板に形成した溝の側
壁をキャパシタの一部とすることは共通しいる。
上記実施例では、本発明を、ワード線４がメモリセルア
レー内で連続的なゲートとして説明したが、メモリセル
内のスイッチングトランジスタ２のpoly Ｓｉのトラン
スファーゲート４をメモリセル間で連続して形成するこ
となく離間して形成し、新たなコンタクト孔を介してＡ
ｌのワード線４で接続することもできる。こうすると従
来から多くの実積のある多結晶Ｓｉゲートの信頼性と、
Ａｌの抵抗の低いことから、高速のメモリのスイッチン
グ時間をうることができる。
レー内で連続的なゲートとして説明したが、メモリセル
内のスイッチングトランジスタ２のpoly Ｓｉのトラン
スファーゲート４をメモリセル間で連続して形成するこ
となく離間して形成し、新たなコンタクト孔を介してＡ
ｌのワード線４で接続することもできる。こうすると従
来から多くの実積のある多結晶Ｓｉゲートの信頼性と、
Ａｌの抵抗の低いことから、高速のメモリのスイッチン
グ時間をうることができる。
上記のように、本発明の趣旨は、基板に堀り込んだ溝の
側壁をキャパシタの１部とすることにある。従って基板
の溝以外の部分、たとえば基板表面部、あるいは従来か
ら知られている多結晶Ｓｉ−Ｓｉ3Ｎ4膜−多結晶Ｓｉで
構成されるすなわち第２プレート２２等の積層コンデサ
ーを基板表面上に形成して、これを側壁部のキャパシタ
と並列に接続してさらにＣsを大としても、本発明の趣
旨は損われることはない。
側壁をキャパシタの１部とすることにある。従って基板
の溝以外の部分、たとえば基板表面部、あるいは従来か
ら知られている多結晶Ｓｉ−Ｓｉ3Ｎ4膜−多結晶Ｓｉで
構成されるすなわち第２プレート２２等の積層コンデサ
ーを基板表面上に形成して、これを側壁部のキャパシタ
と並列に接続してさらにＣsを大としても、本発明の趣
旨は損われることはない。
またスイッチトランジスタは、ＳＯＩ層中でＳｉ基板と
平行に形成されているが、第１５図に示すようにＳＯＩ
層２３に縦方向に、トランジスタチャネル部２４を形成
することもできる。本縦型チャネルトランジスタは、Ｓ
ＯＩを用いるすべてのメモリセルに適用しうる。
平行に形成されているが、第１５図に示すようにＳＯＩ
層２３に縦方向に、トランジスタチャネル部２４を形成
することもできる。本縦型チャネルトランジスタは、Ｓ
ＯＩを用いるすべてのメモリセルに適用しうる。
また、本発明は冒頭にも述べたように、ｎチャネル型Ｍ
ＯＳトランジスタを用いて説明したが、Ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡｓはＢやＡｌに、Ｂは
リン，Ａｓ，Ｓｂなどに置換すればよい。
ＯＳトランジスタを用いて説明したが、Ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡｓはＢやＡｌに、Ｂは
リン，Ａｓ，Ｓｂなどに置換すればよい。
［発明の効果］ 以上本発明を詳細な実施例によって説明してきたが、ス
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよりキャパシタ容量Ｃsで２
〜３倍、ＳＯＩ層中に形成したものは数倍のＣs増加が
可能である。実際には、溝の形状は完全に直平面で構成
されるわけではなく、多少丸みを帯び、また微細部での
リソグラフィの解像力程下のため設計形状が正方形であ
ったとしても、円形になる場合があるが、この場合でも
Ｃsの減少は１０〜２０％にとどまる。
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよりキャパシタ容量Ｃsで２
〜３倍、ＳＯＩ層中に形成したものは数倍のＣs増加が
可能である。実際には、溝の形状は完全に直平面で構成
されるわけではなく、多少丸みを帯び、また微細部での
リソグラフィの解像力程下のため設計形状が正方形であ
ったとしても、円形になる場合があるが、この場合でも
Ｃsの減少は１０〜２０％にとどまる。
α線によるダイナミックメモリの誤動作は、Ｃsが１０
％増加しても１桁以上改善される場合が多いので、Ｃs
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばからでなく、さらに大規模のメモリ実現を可能とす
る。
％増加しても１桁以上改善される場合が多いので、Ｃs
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばからでなく、さらに大規模のメモリ実現を可能とす
る。
また本発明は構成上、α線によってＳｉ基板内に発生す
る大量の電子−正孔対は、直接キャパシタ電極１９に流
入することが極めて少なく、特にＳＯＩを用いたもので
は全く流入しないので特にα線に対して強い特長を有す
る。
る大量の電子−正孔対は、直接キャパシタ電極１９に流
入することが極めて少なく、特にＳＯＩを用いたもので
は全く流入しないので特にα線に対して強い特長を有す
る。
第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第１５図はそれぞれ本発明の実施例を示す図であ
る。 符号の説明 １……キャパシタ、２……スイッチトランジスタ、３…
…ビット線、４……ワード線、５……センスアンプ、６
……寄生容量、７……活性領域、８……プレート、９…
…コンタクト孔、１０……Ｓｉ基板、１１……フィール
ド酸化膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散層、１６
……キャパシタ領域、１７……溝、１８……キャパシタ
絶縁膜、１９……キャパシタ電極、２０……キャパシタ
電極接続孔、２１……エピタキシャル層、２２……第２
プレート、２３……ＳＯＩ部、２４……トランジスタチ
ャネル部。
図〜第１５図はそれぞれ本発明の実施例を示す図であ
る。 符号の説明 １……キャパシタ、２……スイッチトランジスタ、３…
…ビット線、４……ワード線、５……センスアンプ、６
……寄生容量、７……活性領域、８……プレート、９…
…コンタクト孔、１０……Ｓｉ基板、１１……フィール
ド酸化膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散層、１６
……キャパシタ領域、１７……溝、１８……キャパシタ
絶縁膜、１９……キャパシタ電極、２０……キャパシタ
電極接続孔、２１……エピタキシャル層、２２……第２
プレート、２３……ＳＯＩ部、２４……トランジスタチ
ャネル部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮尾 正信 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭56−81968（ＪＰ，Ａ) 特開 昭52−154390（ＪＰ，Ａ)
Claims (6)
- 【請求項１】複数のワード線と、該ワード線と交叉して
設けられた複数のビット線と、該ワード線とビット線と
の交点に設けられた複数のメモリセルと、 上記メモリセルは情報を蓄積するための容量と、該容量
への情報の読み書きを制御するスイツチトランジスタと
を含み、 上記容量は半導体基体に設けられた溝と、該溝の表面に
設けられた絶縁膜と、該絶縁膜上に設けられた電極を有
し、該電極に情報を蓄積してなり、 上記スイッチトランジスタの第一の電極は上記ワード線
に電気的に接続され、上記スイッチトランジスタの第二
の電極は上記ビット線に電気的に接続され、上記スイッ
チトランジスタの第三の電極は上記電極に電気的に接続
されており、かつ、 上記スイッチトランジスタの第二の電極から第三の電極
への電流通路は上記半導体基体とほぼ垂直に設けられ、
かつ、 上記スイッチトランジスタは上記該絶縁膜上に形成され
た上記容量上に積層して設けられていることを特徴とす
る半導体メモリ。 - 【請求項２】上記スイッチトランジスタの第一の電極
は、上記第二の電極の上に第２の絶縁膜を介して積層さ
れてなることを特徴とする特許請求の範囲第１項記載の
半導体メモリ。 - 【請求項３】上記ビット線は、上記ワード線上に、第３
の絶縁膜を介して設けられてなることを特徴とする特許
請求の範囲第１項又は第２項に記載の半導体メモリ。 - 【請求項４】複数のワード線と、該ワード線と交叉して
設けられた複数のビット線と、該ワード線とビット線と
の交点に設けられた複数のメモリセルと、 上記メモリセルは情報を蓄積するための容量と、該容量
への情報の読み書きを制御するスイッチトランジスタと
を含み、 上記容量は半導体基体に設けられた溝と、該溝の表面に
設けられた第１の絶縁膜と、該第１の絶縁膜上に設けら
れた電極を有し、該電極に情報を蓄積してなり、 上記スイッチトランジスタの第一の電極は上記ワード線
に電気的に接続され、上記スイッチトランジスタの第二
の電極は上記ビット線に電気的に接続され、上記スイッ
チトランジスタの第三電極は上記電極に電気的に接続さ
れており、かつ、 上記スイッチトランジスタの第二の電極及び第三の電極
は、上記第１の絶縁膜に接して該半導体基体上に設けら
れた第２の絶縁膜を介して上記半導体基体と分離して設
けられていることを特徴とする半導体メモリ。 - 【請求項５】上記スイッチトランジスタの第一の電極
は、上記第二の電極の上に第３の絶縁膜を介して積層さ
れてなることを特徴とする特許請求の範囲第４項記載の
半導体メモリ。 - 【請求項６】上記ビット線は、上記ワード線上に第４の
絶縁膜を介して設けられてなることを特徴とする特許請
求の範囲第５項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295338A JPH0618258B2 (ja) | 1982-11-04 | 1990-11-02 | 半導体メモリ |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192478A JPS5982761A (ja) | 1982-11-04 | 1982-11-04 | 半導体メモリ |
| JP2295338A JPH0618258B2 (ja) | 1982-11-04 | 1990-11-02 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192478A Division JPS5982761A (ja) | 1982-11-04 | 1982-11-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174768A JPH03174768A (ja) | 1991-07-29 |
| JPH0618258B2 true JPH0618258B2 (ja) | 1994-03-09 |
Family
ID=26507336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295338A Expired - Lifetime JPH0618258B2 (ja) | 1982-11-04 | 1990-11-02 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618258B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948547B2 (ja) * | 1976-06-18 | 1984-11-27 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS5681968A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor device |
-
1990
- 1990-11-02 JP JP2295338A patent/JPH0618258B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03174768A (ja) | 1991-07-29 |
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