JPH031760B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は不揮発性ランダムアクセスメモリ装置
に関し、特に揮発性ダイナミツクメモリセルとフ
ローテイングゲート回路素子とを組合せることに
より構成された不揮発性ランダムアクセスメモリ
装置に関する。

技術の背景 最近、スタテイツク形ランダムアクセスメモリ
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合せることにより不揮発性
メモリセルを作成し、このような不揮発性メモリ
セルを用いて不揮発性メモリ装置を構成すること
が行われている。このようなスタテイツクランダ
ムアグセスメモリ装置においては、各メモリセル
の回路構成が複雑になり各メモリセルの大きさが
大きくなる傾向にある。このような傾向はメモリ
装置の信頼性および集積度の低下を招くので、回
路構成の工夫によつて、その改善が望まれる。

従来技術と問題点 第１図には、従来形の不揮発性スタテイツクラ
ンダムアクセスメモリ装置に用いられているメモ
リセルが示される。このメモリセルは、MIS（金
属−絶縁物−半導体）トランジスタQ₁，Q₂，Q₃
およびQ₄を具備する揮発性のスタテイツクメモ
リセル部１、およびフローテイングゲートを有す
るMISトランジスタQ₆等を含む不揮発性メモリ
セル部２によつて構成される。このメモリセルは
１ビツトのデータを記憶できる。不揮発性メモリ
セル部２はMISトランジスタQ₆の他にMISトラ
ンジスタQ₅、トンネルキヤパシタTC₁および
TC₂、キヤパシタモジユールCM₁、およびキヤパ
シタC₁およびC₂を具備する。ここに電極間に電
圧を印加するとトンネル効果を生ずるキヤパシタ
をトンネルキヤパシタと言う。

第１図の回路において、スタテイツクメモリセ
ル部１は通常の揮発性スタテイツクランダムアク
セスメモリ装置に用いられているものと同じフリ
ツプフロツプ形の構成である。該スタテイツクメ
モリセル部１はノードN₁およびN₂に接続された
トランスフアゲート用トランジスタを介してデー
タの書き込みおよび読み出しが行われる。不揮発
性メモリセル部２においては、MISトランジスタ
Q₆のゲートを含む回路が他の回路と切り離され
たフローテイング状態となつている。このフロー
テイングゲート回路に電子が注入されているか否
かによつてデータを記憶することができる。従つ
て、メモリ装置の電源V_CCを遮断する前にスタテ
イツクメモリセル部のデータを不揮発性メモリセ
ル部２に転送しておき、電源V_CCの投入時に不揮
発性メモリセル部２から逆にスタテイツクメモリ
セル部１にデータを転送する、すなわちリコール
するような構成を用いることにより高速度の不揮
発性メモリ装置を実現することが可能になる。

例えば、スタテイツクメモリセル部１に所定の
データが書き込まれており、ノードN₁が低レベ
ル（V_SS）、ノードN₂が高レベル（V_CC）であるも
のとする。この状態でスタテイツクメモリセル部
１のデータを不揮発性メモリセル部２に転送する
場合は、制御用の電源V_EEを通常0Vの状態から例
えば20ないし30Vに引き上げる。この時ノード
N₁が低レベルであるからトランジスタQ₅はカツ
トオフ状態となつており、キヤパシタモジユール
CM₁の電極D₁がフローテイング状態となつてい
るから電源V_EEの引き上げによつて容量カツプリ
ングによりトランジスタQ₆のゲートが高電圧に
引き上げられる。キヤパシタモジユールCM₁の
電極D₁とD₂の間の容量Ｃ（D₁，D₂）および電極
D₁とD₃の間の容量Ｃ（D₁，D₃）は共にトンネル
キヤパシタTC₁およびTC₂の容量よりも充分大き
くなつているため、トランジスタQ₆のゲート電
圧はほぼ電源V_HHに近い電圧まで引き上げられ
る。これにより、トンネルキヤパシタTC₁の両端
に高電圧が印加され、トンネル現象によつて電子
が電源V_SSからトランジスタQ₆のフローテイング
ゲート側に注入され、該フローテイングゲートに
負電荷が充電され該トランジスタQ₆がオフ状態
になる。この負電荷はメモリ装置の各電源V_CCお
よびV_HHを遮断した後も長期間保持され、データ
の不揮発的な記憶が行われる。

スタテイツクメモリセル部１のノードN₁が高
レベル、ノードN₂が低レベルである場合は、ト
ランジスタQ₅がオン状態となるから、電源V_HHを
例えば20ないし30Vに引上げた時にもキヤパシタ
モジユールCM₁の電極D₁は低レベルに維持され
る。これにより、トンネルキヤパシタTC₂の両端
に高電圧がかかり、トンネル現象によつて電子が
トランジスタQ₆のフローテイングゲート側から
電源V_HH側に引き抜かれ、該フローテイングゲー
トに正電荷が充電される。

次に、例えば電源投入時等に、不揮発性メモリ
セル部２のデータを揮発性メモリセル部１に転送
する場合の動作を説明する。まず、電源V_CCおよ
びV_HHが共に例えば0V（＝V_SS）の状態から電源
V_CCのみを例えば5Vに上昇させる。このとき、も
しトランジスタQ₆のフローテイングゲートに電
子が蓄積されておればトランジスタQ₆がカツト
オフ状態となつておりキヤパシタC₂とノードN₂
の間は遮断されている。ノードN₁はキヤパシタ
C₁と接続されているため、電源V_CCの引き上げに
よつて負荷容量の大きいノードN₁側が低レベル、
ノードN₂側が高レベルとなるよう揮発性メモリ
セル部１のフリツプフロツプ回路がセツトされ
る。逆に、もしトランジスタQ₆のフローテイン
グゲートから電子が抜きとられており、該フロー
テイングゲートに正電荷が充電されておれば、該
トランジスタQ₆がオン状態とされ、ノードN₂と
キヤパシタC₂とが接続されている。キヤパシタ
C₂の容量はキヤパシタC₁の容量よりも充分大き
いから、電源V_CCの引き上げによつてノードN₂が
低レベル、ノードN₁が高レベルになるよう揮発
性メモリセル部１のフリツプフロツプ回路がセツ
トされる。このようにして、トランジスタQ₆の
フローテイングゲートの電荷に応じたデータが揮
発性メモリセル部１にセツトされ、第１図の回路
を用いることにより不揮発性のメモリ装置を構成
する。

しかしながら、前述の従来形の装置において
は、揮発性メモリセル部としてスタテイツク形の
フリツプフロツプ回路が用いられており、トンネ
ルキヤパシタの数も２個を必要とし回路要素の数
も多くなつて、装置の高集積化および歩留りの向
上に必ずしも適当でないという問題点があつた。

発明の目的 本発明の目的は、前述の従来形における問題点
にかんがみ、揮発性のダイナミツクランダムアク
セスメモリセルに不揮発性メモリセル部を付加す
るという構想に基づき、メモリ装置における回路
要素の数を減少し、トンネルキヤパシタの数を１
個としメモリ装置の高集積化および歩留りの向上
を実現することにある。

発明の構成 本発明においては、揮発性メモリセル部と、該
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記揮発性メモリセル部
は、記憶すべき情報に応じた電荷量を蓄積するキ
ヤパシタ部と、該キヤパシタ部の情報をビツト線
へ転送するための第１のトランジスタと、該キヤ
パシタ部へゲートが接続され、該キヤパシタ部に
記憶された情報に応じてオン、オフする第２のト
ランジスタとを有し、前記不揮発性メモリセル部
は、ゲートがフローテイング状態にある第３のト
ランジスタと、前記揮発性メモリセル部の情報を
前記不揮発性メモリセル部へ書込むときに一方の
電極に書込み用電圧が印加される第１、第２のキ
ヤパシタと、電極間でトンネル効果を生じ、かつ
前記第３のトランジスタのゲートと、該第１のキ
ヤパシタの他方の電極との間に接続された第３の
キヤパシタと、該第２のキヤパシタの他方の電極
及び前記第２のトランジスタにゲートが接続さ
れ、該第２のトランジスタのオン、オフに応じて
前記第１、第３のキヤパシタの共通接続点の電位
を変えるための第４のトランジスタと、前記第３
のトランジスタと前記キヤパシタ部との間に接続
され、前記不揮発性メモリセル部の情報を前記揮
発性メモリセル部へリコールするときに導通せし
められる第５のトランジスタとを具備することを
特徴とする不揮発性ランダムアクセスメモリ装置
が提供される。

発明の実施例 本発明の一実施例としての不揮発性ランダムア
クセスメモリ装置に用いられるメモリセルが第２
図に示される。このメモリセルは揮発性ダイナミ
ツクメモリセル３および不揮発性メモリセル部５
を具備する。揮発性ダイナミツクメモリセル３は
第１のトランジスタQ₁₁および第２のトランジス
タQ_cから構成される。トランジスタQ_cのゲート
容量がこのセルのキヤパシタ部を構成し、揮発性
ダイナミツクメモリセル３のデータを蓄積する。
キヤパシタ部としては破線で示されるように別に
専用のキヤパシタを設けてもよい。トランジスタ
Q₁₁のドレインはビツトラインBLに接続され、ソ
ースはトランジスタQ_cのゲートへ接続される。
トランジスタQ₁₁のゲートにはワードラインWL
が接続される。トランジスタQ_cのソースは電源
V_SS（通常0V）へ接続される。トランジスタQ₁₁の
ソースとトランジスタQ_cのゲートとの接続点を
ノードN₁₁とする。

不揮発性メモリセル部５は第３のトランジスタ
Q₁₂、第４のトランジスタQ₂₁、第５のトランジ
スタQ₁₃、第１のキヤパシタC₂₁、第３のキヤパシ
タとしてのトンネルキヤパシタTC₂₁、およびキ
ヤパシタモジユールCM₂₁を具備する。キヤパシ
タモジユールCM₂₁は３つの電極D₂₁，D₂₂および
D₂₃を有し、電極D₂₁とD₂₂の間の静電容量が第２
のキヤパシタとして用いられる。電極D₂₁とD₂₃
の間にも静電容量が存在する。トランジスタQ₁₂
のドレインは電源V_CC（通常＋5V）へ接続され、
ソースはトランジスタQ₁₃のドレインへ接続さ
れ、この接続点をノードN₁₃とする。このトラン
ジスタQ₁₂のドレインンへ接続される電圧は電源
V_CCのような固定電源でなくてもよく、リコール
の時だけV_CCのレベルに上昇するものであればよ
い。

トランジスタQ₁₃のソースは揮発性メモリセル
のノードN₁₁へ接続される。キヤパシタC₂₁の一
方の端子には書き込み用高電圧V_HHが印加され
る。キヤパシタC₂₁の他方の端子はトンネルキヤ
パシタTC₂₁の一方の電極と接続され、この接続
点をノードN₂₁とする。キヤパシタモジユール
CM₂₁に含まれるキヤパシタおよびキヤパシタC₂₁
の静電容量はトンネルキヤパシタTC₂₁の静電容
量に比べて充分大きく選択されている。キヤパシ
タモジユールCM₂₁の電極D₂₁はトランジスタQ_c
のドレインおよびトランジスタQ₂₁のゲートに接
続され、この接続点をノードN₁₂とする。キヤパ
シタモジユールCM₂₁の電極D₂₂は高電圧V_HHへ接
続され、電極D₂₃はトンネルキヤパシタTC₂₁の他
方の電極およびトランジスタQ₁₂のゲートに接続
され、こ接続点をノードN₂₂とする。トランジス
タQ₂₁のドレインはノードN₂₁に接続され、ソー
スは電源V_SS（通常0V）へ接続される。トランジ
スタQ₁₃のゲートにはリコール（RC）信号が供給
される。

次に本実施例のメモリセルについてその動作を
説明する。揮発性ダイナミツクメモリセル３はノ
ードN₁₁に電荷を蓄積することによつて１ビツト
の記憶をする。まず揮発性ダイナミツクメモリセ
ル３の記憶内容を不揮発性メモリセル部５へ転送
する場合について述べる。ワードラインが低レベ
ルであるとトランジスタQ₁₁はカツトオフであ
る。ノードN₁₁に電荷が蓄積されていて高レベル
の場合には、トランジスタQ_cはオン（導通）状
態となりノードN₁₂は低レベルとなる。トランジ
スタQ₂₁はカツトオフ状態となり、ノードN₂₁は
フローテイング状態となる。高電圧V_HHを0Vから
25Vに上昇させると、フローテイングゲート（ノ
ードN₂₂）はキヤパシタモジユールCM₂₁の電極
D₂₁と電極D₂₃の間の静電容量の結合により、低
レベル（数ボルト）となり、ノードN₂₁はキヤパ
シタC₂₁により、およそ22Vとなる。このように
して、トンネルキヤパシタTC₂₁の両端間には
20V程度の電位差が生ずる。トンネルキヤパシタ
の両極間の絶縁層の厚さは約150オングストロー
ムであるから、この絶縁層には10MV／cm以上の
電界が印加されることになりトンネル効果を生ず
る。トンネル効果により、電子がノードN₂₂から
ノードN₂₁へと注入され、高電圧V_HHが除かれる
とノードN₂₂は正電荷で充電される。

ノードN₁₁が低レベルの場合には、トランジス
タQ_cがカツトオフ状態となり、ノードN₁₂はフロ
ーテイングの状態となる。ここで高電位V_HHを０
から25Vに上昇させると、ノードN₁₂はキヤパシ
タモジユールCM₂₁の電極D₂₁と電極D₂₂の間の静
電容量の結合によつて、およそ22Vとなる。従つ
てトランジスタQ₂₁はオン状態となり、ノード
N₂₁は低レベル（0V）となる。さらにキヤパシタ
モジユールCM₂₁の電極D₂₁と電極D₂₃の間の静電
容量による結合でフローテイングゲート（ノード
N₂₂）はおよそ20Vとなる。これによりトンネル
キヤパシタTC₂₁の両極には20V程度の電位差が
印加され、トンネル効果により電子がノードN₂₁
からノードN₂₂へと注入され、高電位V_HHが除か
れるとノードN₂₂は負電荷で充電される。このよ
うに充電された正または負の電荷は電源が遮断さ
れても長期間保持され、不揮発性メモリに用いる
ことができる。

不揮発性メモリセル部５から記憶内容を揮発性
メモリセルへ転送する場合は次のように行われ
る。リコール信号が高レベルとなつてトランジス
タQ₁₃のゲートに加えられるとトランジスタQ₁₃
はオン状態となる。ノードN₂₂に正電荷が蓄積さ
れている場合には、トランジスタQ₁₂もオン状態
となり、電源V_CCからノードN₁₁へ電流が通電さ
れ、トランジスタQ_cにより形成されるキヤパシ
タを充電する。ノードN₂₂に負電荷が蓄積されて
いる時は、トランジスタQ₁₂がカツトオフ状態の
ためノードN₁₁には通電されず、トランジスタQ_c
には充電されない。リコールの場合は揮発性メモ
リセル３の内容ははじめすべて低レベル、ワード
ラインWLもすべて低レベルとして行う。

本実施例の変形例のメモリセルの回路図が第３
図に示される。この回路は第２図の回路における
ノードN₁₂とトランジスタQ_cの間にトランジスタ
Q₂₂を設け、そのゲートに電源V_CCを加えるよう
にしたものである。ゲートに加える電圧は固定電
圧でなく揮発性ダイナミツクメモリセルから不揮
発性メモリセルへデータを転送する時のみV_CCレ
ベルになる信号であればよい。このようにすれば
トランジスタQ₂₂によりトランジスタQ_cのドレイ
ンに印加される電圧が制限され、トランジスタ
Q_cのゲート回路へ与えるドレインの電圧の影響
を少なくすることができ、ダイナミツクメモリセ
ルへ対する悪影響（誤動作の可能性）を減少する
ことができる。トランジスタQ₂₂によりトランジ
スタQ_cのドレイン電圧はV_CC−V_thに抑えられる。

発明の効果 本発明によれば、メモリ装置における回路要素
の数を減少し、またトンネルキヤパシタの数を１
個とすることができセルサイズを小さくでき、メ
モリ装置の高集積化と歩留りの向上を実現するこ
とができる。

【図面の簡単な説明】

第１図は従来形の不揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は本発明の一実施例としての不揮
発性ランダムアクセスメモリ装置に用いられるメ
モリセルの回路図、および第３図は本発明の実施
例の変形を示すメモリセルの回路図である。 １…揮発性スタテイツクメモリセル部、２…不
揮発性メモリセル部、３…揮発性ダイナミツクメ
モリセル、５…不揮発性メモリセル部、C₁，C₂，
C₂₁…キヤパシタ、CM₁，CM₂₁…キヤパシタモジ
ユール、Q₁，Q₂，Q₃，Q₄，Q₅，Q₆，Q₁₁，Q₁₂，
Q₁₃，Q₂₁，Q₂₂，Q_c…MISトランジスタ、TC₁，
TC₂，TC₂₁…トンネルキヤパシタ。

Claims (1)

1. 【特許請求の範囲】 １ 揮発性メモリセル部と、該揮発性メモリセル
   部の記憶情報を待避させるための不揮発性メモリ
   セル部とが対になつて１つのメモリセルが構成さ
   れ、前記揮発性メモリセル部は、記憶すべき情報
   に応じた電荷量を蓄積するキヤパシタ部と、該キ
   ヤパシタ部の情報をビツト線へ転送するための第
   １のトランジスタと、該キヤパシタ部へゲートが
   接続され、該キヤパシタ部に記憶された情報に応
   じてオン、オフする第２のトランジスタとを有
   し、前記不揮発性メモリセル部は、ゲートがフロ
   ーテイング状態にある第３のトランジスタと、前
   記揮発性メモリセル部の情報を前記不揮発性メモ
   リセル部へ書込むときに一方の電極に書込み用電
   圧が印加される第１、第２のキヤパシタと、電極
   間でトンネル効果を生じ、かつ前記第３のトラン
   ジスタのゲートと、該第１のキヤパシタの他方の
   電極との間に接続された第３のキヤパシタと、該
   第２のキヤパシタの他方の電極及び前記第２のト
   ランジスタにゲートが接続され、該第２のトラン
   ジスタのオン、オフに応じて前記第１、第３のキ
   ヤパシタの共通接続点の電位を変えるための第４
   のトランジスタと、前記第３のトランジスタと前
   記キヤパシタ部との間に接続され、前記不揮発性
   メモリセル部の情報を前記揮発性メモリセル部へ
   リコールするときに導通せしめられる第５のトラ
   ンジスタとを具備することを特徴とする不揮発性
   ランダムアクセスメモリ装置。 ２ 該キヤパシタ部を第２のトランジスタのゲー
   ト容量で構成した特許請求の範囲第１項に記載の
   不揮発性ランダムアクセスメモリ装置。