JPH0379800B2 - - Google Patents
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- JPH0379800B2 JPH0379800B2 JP59038830A JP3883084A JPH0379800B2 JP H0379800 B2 JPH0379800 B2 JP H0379800B2 JP 59038830 A JP59038830 A JP 59038830A JP 3883084 A JP3883084 A JP 3883084A JP H0379800 B2 JPH0379800 B2 JP H0379800B2
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- memory cell
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性ランダムアクセスメモリ装置
に関し、特に揮発性メモリセルにフローテイング
ゲート回路素子を用いた不揮発性メモリセル部を
組合わせて構成された不揮発性ランダムアクセス
メモリ装置に関する。
に関し、特に揮発性メモリセルにフローテイング
ゲート回路素子を用いた不揮発性メモリセル部を
組合わせて構成された不揮発性ランダムアクセス
メモリ装置に関する。
技術の背景
最近、スタテイツク形ランダムアクセスメモリ
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合わせることにより不揮発
性メモリセルを作成し、このような不揮発性メモ
リセルを用いて不揮発性メモリ装置を構成するこ
とが行われている。このようなスタテイツクラン
ダムアクセスメモリ装置においては、各メモリセ
ルの回路構成が複雑になり各メモリセルの大きさ
が大きくなる傾向にある。このような傾向はメモ
リ装置の信頼性および集積度の低下を招くので、
回路構成の工夫によつて、その改善が望まれる。
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合わせることにより不揮発
性メモリセルを作成し、このような不揮発性メモ
リセルを用いて不揮発性メモリ装置を構成するこ
とが行われている。このようなスタテイツクラン
ダムアクセスメモリ装置においては、各メモリセ
ルの回路構成が複雑になり各メモリセルの大きさ
が大きくなる傾向にある。このような傾向はメモ
リ装置の信頼性および集積度の低下を招くので、
回路構成の工夫によつて、その改善が望まれる。
従来技術と問題点
第１図には従来形の不揮発性スタテイツクラン
ダムアクセスメモリ装置に用いられているメモリ
セルが示される。このメモリセルは揮発性のスタ
テイツクメモリセル部１および不揮発性メモリセ
ル部２を具備する。
ダムアクセスメモリ装置に用いられているメモリ
セルが示される。このメモリセルは揮発性のスタ
テイツクメモリセル部１および不揮発性メモリセ
ル部２を具備する。
揮発性スタテイツクメモリセル部１は通常の揮
発性スタテイツクランダムアクセスメモリ装置に
用いられているものと同様なフリツプフロツプ形
の構成である。スタテイツクメモリセル部１はノ
ードN1およびN2に接続されたトランスフアゲー
ト用トランジスタを介して、データの書き込みお
よび読み出しが行われる。
発性スタテイツクランダムアクセスメモリ装置に
用いられているものと同様なフリツプフロツプ形
の構成である。スタテイツクメモリセル部１はノ
ードN1およびN2に接続されたトランスフアゲー
ト用トランジスタを介して、データの書き込みお
よび読み出しが行われる。
不揮発性メモリセル部２は、MIS（金属−絶縁
物−金属）トランジスタT5，T6およびT7、キヤ
パシタモジユールCM1、キヤパシタC1，C2およ
びC3、およびトンネルキヤパシタTC1を具備する
（トランジスタT6のゲート、電極D3およびトンネ
ルキヤパシタの接続ノードは絶縁物に囲まれたフ
ローテイング電極となつている）。キヤパシタモ
ジユールCM1は電極D1と他の電極D2およびD3の
間に静電容量を有する。キヤパシタモジユール
CM1の電極間容量およびキヤパシタC3の容量は
トンネルキヤパシタTC1の静電容量に比べて充分
大きく選択されている。なお電極間に電圧を印加
するとトンネル効果を生ずるキヤパシタをトンネ
ルキヤパシタと言う。
物−金属）トランジスタT5，T6およびT7、キヤ
パシタモジユールCM1、キヤパシタC1，C2およ
びC3、およびトンネルキヤパシタTC1を具備する
（トランジスタT6のゲート、電極D3およびトンネ
ルキヤパシタの接続ノードは絶縁物に囲まれたフ
ローテイング電極となつている）。キヤパシタモ
ジユールCM1は電極D1と他の電極D2およびD3の
間に静電容量を有する。キヤパシタモジユール
CM1の電極間容量およびキヤパシタC3の容量は
トンネルキヤパシタTC1の静電容量に比べて充分
大きく選択されている。なお電極間に電圧を印加
するとトンネル効果を生ずるキヤパシタをトンネ
ルキヤパシタと言う。
第１図の回路において、揮発性スタテイツクメ
モリセル部１のデータを不揮発性メモリセル部２
へ転送する場合の動作を説明する。例えば、ノー
ドN1が低レベル、ノードN2が高レベルであると
する。この状態で、電源VHHを0Vから20ないし
30Vに引き上げる。この時、ノードN1が低レベ
ルであるからトランジスタT7はカツトオフ状態
になつており、ノードN2が高レベルであるから
トランジスタT5はオン状態となつている。従つ
て、ノードN4の電位は低レベル（ほぼVSSに等し
い）になつており、電源VHHはキヤパシタモジユ
ールCM1の電極D1とD2の間の容量、電極D1とD3
の間の容量およびトンネルキヤパシタTC1の容量
の直列回路に印加される。前述のようにキヤパシ
タモジユールCM1の静電容量はトンネルキヤパ
シタTC1の静電容量より充分大きいから、電源
VHHの大部分の電圧はトンネルキヤパシタTC1に
印加される。従つて、トンネル効果によりノード
FG1へ電子が注入され、トランジスタT6のフロ
ーテイングゲート回路に負の電荷が充電され、ト
ランジスタT6がオフ状態となり、揮発性スタテ
イツクメモリセル部１から不揮発性メモリセル部
２へのデータの退避が完了する。
モリセル部１のデータを不揮発性メモリセル部２
へ転送する場合の動作を説明する。例えば、ノー
ドN1が低レベル、ノードN2が高レベルであると
する。この状態で、電源VHHを0Vから20ないし
30Vに引き上げる。この時、ノードN1が低レベ
ルであるからトランジスタT7はカツトオフ状態
になつており、ノードN2が高レベルであるから
トランジスタT5はオン状態となつている。従つ
て、ノードN4の電位は低レベル（ほぼVSSに等し
い）になつており、電源VHHはキヤパシタモジユ
ールCM1の電極D1とD2の間の容量、電極D1とD3
の間の容量およびトンネルキヤパシタTC1の容量
の直列回路に印加される。前述のようにキヤパシ
タモジユールCM1の静電容量はトンネルキヤパ
シタTC1の静電容量より充分大きいから、電源
VHHの大部分の電圧はトンネルキヤパシタTC1に
印加される。従つて、トンネル効果によりノード
FG1へ電子が注入され、トランジスタT6のフロ
ーテイングゲート回路に負の電荷が充電され、ト
ランジスタT6がオフ状態となり、揮発性スタテ
イツクメモリセル部１から不揮発性メモリセル部
２へのデータの退避が完了する。
これに対して、揮発性スタテイツクメモリセル
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合は、トランジスタT7がオン、トランジ
スタT5がオフ状態になる。従つて、キヤパシタ
C3、トンネルキヤパシタTC1およびキヤパシタモ
ジユールCM1の電極D3とD1の間の容量の直列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC1に印加される。この場合は、ノードN4
側がノードFG1側より高電圧であるから、トンネ
ル効果によりトランジスタT6のフローテイング
ゲート回路の電子がノードN4側に抜き取られる。
従つて、フローテイングゲート回路すなわちノー
ドFG1が正電荷で充電されトランジスタT6がオ
ン状態になり、揮発性スタテイツクメモリセル部
１から不揮発性メモリセル部２への退避が完了す
る。
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合は、トランジスタT7がオン、トランジ
スタT5がオフ状態になる。従つて、キヤパシタ
C3、トンネルキヤパシタTC1およびキヤパシタモ
ジユールCM1の電極D3とD1の間の容量の直列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC1に印加される。この場合は、ノードN4
側がノードFG1側より高電圧であるから、トンネ
ル効果によりトランジスタT6のフローテイング
ゲート回路の電子がノードN4側に抜き取られる。
従つて、フローテイングゲート回路すなわちノー
ドFG1が正電荷で充電されトランジスタT6がオ
ン状態になり、揮発性スタテイツクメモリセル部
１から不揮発性メモリセル部２への退避が完了す
る。
次に、不揮発性メモリセル部２のデータを揮発
性スタテイツクメモリセル部１に転送する場合の
動作を説明する。まず、電源VCCおよびVHHが共
に0Vの状態か電源VCCのみを5Vに上昇させる。
もしノードFG1に負電荷が充電されておればトラ
ンジスタT6がノードN2とキヤパシタC2の間を遮
断する。一方ノードN1はキヤパシタC1が接続さ
れているため、電源VCCの引き上げによつて負荷
容量の大きいノードN1側が低レベル、ノードN2
側が高レベルにフリツプフロツプ回路がセツトさ
れる。
性スタテイツクメモリセル部１に転送する場合の
動作を説明する。まず、電源VCCおよびVHHが共
に0Vの状態か電源VCCのみを5Vに上昇させる。
もしノードFG1に負電荷が充電されておればトラ
ンジスタT6がノードN2とキヤパシタC2の間を遮
断する。一方ノードN1はキヤパシタC1が接続さ
れているため、電源VCCの引き上げによつて負荷
容量の大きいノードN1側が低レベル、ノードN2
側が高レベルにフリツプフロツプ回路がセツトさ
れる。
逆に、もしトランジスタT6のフローテイング
ゲートから電子が抜き取られており、正電荷で充
電されておれば、トランジスタT6がオン状態と
され、ノードN2とキヤパシタC2とが接続されて
いる。キヤパシタC2の容量はキヤパシタC1の容
量より大きく選んであるから、電源VCCの引き上
げによつてノードN2が低レベル、ノードN1が高
レベルになるよう揮発性スタテイツクメモリセル
部１のフリツプフロツプ回路がセツトされる。上
述の不揮発性スタテイツクランダムアクセスメモ
リ装置については、特願昭58−191039号の明細書
に記載されている。
ゲートから電子が抜き取られており、正電荷で充
電されておれば、トランジスタT6がオン状態と
され、ノードN2とキヤパシタC2とが接続されて
いる。キヤパシタC2の容量はキヤパシタC1の容
量より大きく選んであるから、電源VCCの引き上
げによつてノードN2が低レベル、ノードN1が高
レベルになるよう揮発性スタテイツクメモリセル
部１のフリツプフロツプ回路がセツトされる。上
述の不揮発性スタテイツクランダムアクセスメモ
リ装置については、特願昭58−191039号の明細書
に記載されている。
しかしながら前述の第１の不揮発性メモリセル
部は大きい静電容量を必要とするキヤパシタを３
個必要とし、このため基板上にこのメモリセル部
を形成する際大きな面積を必要とし、セルサイズ
が大きくなるという問題点があつた。
部は大きい静電容量を必要とするキヤパシタを３
個必要とし、このため基板上にこのメモリセル部
を形成する際大きな面積を必要とし、セルサイズ
が大きくなるという問題点があつた。
発明の目的
本発明の目的は、前述の従来形の装置における
問題点にかんがみ、高電圧電源として電圧供給タ
イミングの異なる２つの電源を用いるという着想
に基づき、不揮発性メモリセル部に用いるキヤパ
シタの数を２個とし、それによりメモリセルの大
きさを小さくすることにある。
問題点にかんがみ、高電圧電源として電圧供給タ
イミングの異なる２つの電源を用いるという着想
に基づき、不揮発性メモリセル部に用いるキヤパ
シタの数を２個とし、それによりメモリセルの大
きさを小さくすることにある。
発明の構成
本発明においては、揮発性メモリセル部と、該
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記不揮発性メモリセル部
は、前記揮発性メモリセル部の記憶情報に応じて
オン、オフする第１のトランジスタと、一方の電
極がそれぞれ該第１のトランジスタへ接続された
第１、第２のキヤパシタと、一方の電極が該第２
のキヤパシタの他方の電極へ接続され、且つ電極
間でトンネル効果を生ずる第３のキヤパシタと、
該第２のキヤパシタと該第３のキヤパシタの一方
の電極との接続点にゲートが接続され、且つ該ゲ
ートがフローテイング状態になされた第２のトラ
ンジスタとを具備し、前記第１のキヤパシタの他
方の電極と前記第３のキヤパシタの他方の電極と
の間に、前記第１のキヤパシタの他方の電極に印
加される電圧よりも高い電圧を前記第３のキヤパ
シタの他方の電極に印加した後、前記第１のキヤ
パシタの他方の電極に印加される電圧よりも低い
電圧を前記第３のキヤパシタの他方の電極に印加
することにより、前記揮発性メモリセル部の情報
を前記不揮発性メモリセル部へ書込み、書込まれ
た該情報に応じて前記第２のトランジスタがオ
ン、オフする様にしたことを特徴とする不揮発性
ランダムアクセスメモリ装置が提供される。
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記不揮発性メモリセル部
は、前記揮発性メモリセル部の記憶情報に応じて
オン、オフする第１のトランジスタと、一方の電
極がそれぞれ該第１のトランジスタへ接続された
第１、第２のキヤパシタと、一方の電極が該第２
のキヤパシタの他方の電極へ接続され、且つ電極
間でトンネル効果を生ずる第３のキヤパシタと、
該第２のキヤパシタと該第３のキヤパシタの一方
の電極との接続点にゲートが接続され、且つ該ゲ
ートがフローテイング状態になされた第２のトラ
ンジスタとを具備し、前記第１のキヤパシタの他
方の電極と前記第３のキヤパシタの他方の電極と
の間に、前記第１のキヤパシタの他方の電極に印
加される電圧よりも高い電圧を前記第３のキヤパ
シタの他方の電極に印加した後、前記第１のキヤ
パシタの他方の電極に印加される電圧よりも低い
電圧を前記第３のキヤパシタの他方の電極に印加
することにより、前記揮発性メモリセル部の情報
を前記不揮発性メモリセル部へ書込み、書込まれ
た該情報に応じて前記第２のトランジスタがオ
ン、オフする様にしたことを特徴とする不揮発性
ランダムアクセスメモリ装置が提供される。
発明の実施例
本発明の第１の実施例としての不揮発性ランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第２図ａに示される。このメモリセルは
揮発性スタテイツクメモリセル部１および不揮発
性メモリセル部３を具備する。
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第２図ａに示される。このメモリセルは
揮発性スタテイツクメモリセル部１および不揮発
性メモリセル部３を具備する。
揮発性スタテイツクメモリセル部１は従来形の
スタテイツクメモリセルと同様であるので説明を
省略する。
スタテイツクメモリセルと同様であるので説明を
省略する。
不揮発性メモリセル部３は、第１のトランジス
タとしてのMISトランジスタT12、第２のトラン
ジスタとしてのMISトランジスタT11、第１およ
び第２のキヤパシタとしてのキヤパシタモジユー
ルCM11、キヤパシタC11、キヤパシタC12、およ
びフローテイングゲート素子である第３のキヤパ
シタとしてのトンネルキヤパシタTC11を具備す
る。
タとしてのMISトランジスタT12、第２のトラン
ジスタとしてのMISトランジスタT11、第１およ
び第２のキヤパシタとしてのキヤパシタモジユー
ルCM11、キヤパシタC11、キヤパシタC12、およ
びフローテイングゲート素子である第３のキヤパ
シタとしてのトンネルキヤパシタTC11を具備す
る。
揮発性スタテイツクメモリセル部１のフリツプ
フロツプの交差接続された１つの接続点、すなわ
ち第１のノードN1はキヤパシタC11を介して電源
Vss（通常接地）へ接続される。該フリツプフロ
ツプの交差接続された他方の接続点、すなわち第
２のノードN2はトランジスタT11およびキヤパシ
タC12を介して電源VSSへ接続される。第１の高電
圧電源VH1からは、トンネルキヤパシタTC11を介
してトランジスタT11のゲートおよびキヤパシタ
モジユールCM11の電極D13へ接続される。第２の
高電圧電源VH2からはキヤパシタモジユール
CM11の電極D12へ接続される。キヤパシタモジユ
ールCM11の電極D11はトランジスタT12を介して
電源VSSに接続される。トランジスタT12のゲー
トはノードN1に接続される。
フロツプの交差接続された１つの接続点、すなわ
ち第１のノードN1はキヤパシタC11を介して電源
Vss（通常接地）へ接続される。該フリツプフロ
ツプの交差接続された他方の接続点、すなわち第
２のノードN2はトランジスタT11およびキヤパシ
タC12を介して電源VSSへ接続される。第１の高電
圧電源VH1からは、トンネルキヤパシタTC11を介
してトランジスタT11のゲートおよびキヤパシタ
モジユールCM11の電極D13へ接続される。第２の
高電圧電源VH2からはキヤパシタモジユール
CM11の電極D12へ接続される。キヤパシタモジユ
ールCM11の電極D11はトランジスタT12を介して
電源VSSに接続される。トランジスタT12のゲー
トはノードN1に接続される。
キヤパシタモジユールCM11は、電極D11とD12
の間および電極D11とD13の間にそれぞれ静電容
量を有し、該静電容量はトンネルキヤパシタ
TC11の静電容量に比べて充分大きく選択されて
いる。また、キヤパシタC12はキヤパシタC11より
も静電容量が大きくなるように容量が決められて
いる。
の間および電極D11とD13の間にそれぞれ静電容
量を有し、該静電容量はトンネルキヤパシタ
TC11の静電容量に比べて充分大きく選択されて
いる。また、キヤパシタC12はキヤパシタC11より
も静電容量が大きくなるように容量が決められて
いる。
上述のメモリセルの動作を説明する。まず揮発
性スタテイツクメモリセル部１のデータを不揮発
性メモリセル部３に転送する場合は次のように行
われる。電源VH2を0V（接地電位）とし電源VH1を
0Vから約20Vに上昇する。約20Vの電圧はトンネ
ルキヤパシタTC11、電極D13とD11の間の容量お
よびノードN1が低レベルの場合は電極D11とD12
の間の容量に直列に印加される。この電圧はキヤ
パシタの容量値の大きさの関係から大部分トンネ
ルキヤパシタTC11の両端に印加される。トンネ
ルキヤパシタTC11の両端に20V程度の電圧が印
加されると、約150オングストロームの絶縁層に
10MV／cm以上の電界が加わることになりトンネ
ル効果を生ずる。トンネル効果によりトランジス
タT11のフローテイングゲート回路すなわちノー
ドFG11から電子が抜き取られ、ノードFG11は正
電荷で充電される。
性スタテイツクメモリセル部１のデータを不揮発
性メモリセル部３に転送する場合は次のように行
われる。電源VH2を0V（接地電位）とし電源VH1を
0Vから約20Vに上昇する。約20Vの電圧はトンネ
ルキヤパシタTC11、電極D13とD11の間の容量お
よびノードN1が低レベルの場合は電極D11とD12
の間の容量に直列に印加される。この電圧はキヤ
パシタの容量値の大きさの関係から大部分トンネ
ルキヤパシタTC11の両端に印加される。トンネ
ルキヤパシタTC11の両端に20V程度の電圧が印
加されると、約150オングストロームの絶縁層に
10MV／cm以上の電界が加わることになりトンネ
ル効果を生ずる。トンネル効果によりトランジス
タT11のフローテイングゲート回路すなわちノー
ドFG11から電子が抜き取られ、ノードFG11は正
電荷で充電される。
次に電源VH1を0Vに降下し、電源VH2を約20V
に上昇させると、揮発性メモリ部のデータによつ
て、ノードN1が高レベル（5V）であればトラン
ジスタT12が導通し、電極D11がほぼ電源VSSのレ
ベル（低レベル）となるが、ノードFG11は変化
しない。しかし、揮発性メモリ部のデータによつ
て、ノードN1が低レベルであれば、トランジス
タT12はオフ状態となり、電極D11はフローテイ
ング状態となり、各キヤパシタの容量関係によ
り、電極D11およびノードFG11はほぼ20Vに上昇
する。トンネルキヤパシタTC11の両端には前述
の場合と逆の電圧が印加されるから、電子がトン
ネル効果によりノードFG11へ注入され、ノード
FG11は負電荷で充電される。結局ノードN1が高
レベルであれば転送によつてノードFG11が正電
荷で充電され、ノードN1が低レベルであればノ
ードFG11が負電荷で充電される。上記の充電さ
れた電荷は電源が遮断されても長期間保持され
る。
に上昇させると、揮発性メモリ部のデータによつ
て、ノードN1が高レベル（5V）であればトラン
ジスタT12が導通し、電極D11がほぼ電源VSSのレ
ベル（低レベル）となるが、ノードFG11は変化
しない。しかし、揮発性メモリ部のデータによつ
て、ノードN1が低レベルであれば、トランジス
タT12はオフ状態となり、電極D11はフローテイ
ング状態となり、各キヤパシタの容量関係によ
り、電極D11およびノードFG11はほぼ20Vに上昇
する。トンネルキヤパシタTC11の両端には前述
の場合と逆の電圧が印加されるから、電子がトン
ネル効果によりノードFG11へ注入され、ノード
FG11は負電荷で充電される。結局ノードN1が高
レベルであれば転送によつてノードFG11が正電
荷で充電され、ノードN1が低レベルであればノ
ードFG11が負電荷で充電される。上記の充電さ
れた電荷は電源が遮断されても長期間保持され
る。
不揮発性メモリセル部３からデータが揮発性ス
タテイツクメモリセル部１へ転送される場合は次
のように行われる。フリツプフロツプの電源VCC
が０から5Vへ上昇されると、ノードFG11の状態
によつて次のようにフリツプフロツプがセツトさ
れる。すなわち、ノードFG11が正電荷で充電さ
れていれば、トランジスタT11がオン状態とな
り、キヤパシタC12がノードN2に接続され、ノー
ドFG11が負電荷で充電されていると、トランジ
スタT11がオフ状態となり、キヤパシタC12がノ
ードN2から切離される。キヤパシタC12の静電容
量はキヤパシタC11の静電容量よりも大きいから、
キヤパシタC12がノードN2に接続されている時は
ノードN2の負荷容量が大きく、フリツプフロツ
プはノードN1が高レベルにセツトされ、キヤパ
シタC12がノードN2に接続されていない時は、ノ
ードN1の負荷容量が大きく、フリツプフロツプ
はノードN2が高レベルにセツトされる。結局ノ
ードFG11が正電荷で充電されている時は、ノー
ドN1が高レベルにセツトされ、負電荷で充電さ
れている時はノードN1が低レベルにセツトされ
る。
タテイツクメモリセル部１へ転送される場合は次
のように行われる。フリツプフロツプの電源VCC
が０から5Vへ上昇されると、ノードFG11の状態
によつて次のようにフリツプフロツプがセツトさ
れる。すなわち、ノードFG11が正電荷で充電さ
れていれば、トランジスタT11がオン状態とな
り、キヤパシタC12がノードN2に接続され、ノー
ドFG11が負電荷で充電されていると、トランジ
スタT11がオフ状態となり、キヤパシタC12がノ
ードN2から切離される。キヤパシタC12の静電容
量はキヤパシタC11の静電容量よりも大きいから、
キヤパシタC12がノードN2に接続されている時は
ノードN2の負荷容量が大きく、フリツプフロツ
プはノードN1が高レベルにセツトされ、キヤパ
シタC12がノードN2に接続されていない時は、ノ
ードN1の負荷容量が大きく、フリツプフロツプ
はノードN2が高レベルにセツトされる。結局ノ
ードFG11が正電荷で充電されている時は、ノー
ドN1が高レベルにセツトされ、負電荷で充電さ
れている時はノードN1が低レベルにセツトされ
る。
本実施例の変形例が第２図ｂに示される。この
回路は第２図ａの回路における不揮発性メモリセ
ル部に対応する部分のみ示す。この回路はキヤパ
シタC12の代りにトランジスタT13をトランジス
タT11とノードN2の間に挿入し、トランジスタ
T13のゲートにアレイリコール信号を加えるよう
にしたものである。トランジスタT13は不揮発性
メモリセル部のデータを揮発性メモリセル部に転
送する場合に短時間だけオンとされる。すなわ
ち、トランジスタT13のゲートに印加されるアレ
イリコール信号は電源VCCの投入時に短時間だけ
印加される。これにより不揮発性メモリセル部の
データを揮発性メモリセル部に転送する場合、も
しトランジスタT11のフローテイングゲート回路
に正電荷が充電されており該トランジスタT11が
オンとなつている場合にはトランジスタT13が短
時間だけオンとなることによつてノードN2の電
圧を引き下げる働きをする。このような動作によ
り、リコール用キヤパシタC12を用いることなく
不揮発性メモリセル部のデータを揮発性メモリセ
ル部に転送することが可能になり、半導体基板上
におけるメモリセルの専有面積を少なくすること
が可能になる。また、リコール用トランジスタ
T13がカツトオフしている時はトランジスタT11
のドレイン電圧が低レベル（VSS）となるため、
ドレインからゲートにホツトエレクトロンがとび
込むことがなくなりフローテイングゲート回路の
電荷量の変動が防止され長時間にわたり安定にデ
ータ保持を行うことが可能となる。
回路は第２図ａの回路における不揮発性メモリセ
ル部に対応する部分のみ示す。この回路はキヤパ
シタC12の代りにトランジスタT13をトランジス
タT11とノードN2の間に挿入し、トランジスタ
T13のゲートにアレイリコール信号を加えるよう
にしたものである。トランジスタT13は不揮発性
メモリセル部のデータを揮発性メモリセル部に転
送する場合に短時間だけオンとされる。すなわ
ち、トランジスタT13のゲートに印加されるアレ
イリコール信号は電源VCCの投入時に短時間だけ
印加される。これにより不揮発性メモリセル部の
データを揮発性メモリセル部に転送する場合、も
しトランジスタT11のフローテイングゲート回路
に正電荷が充電されており該トランジスタT11が
オンとなつている場合にはトランジスタT13が短
時間だけオンとなることによつてノードN2の電
圧を引き下げる働きをする。このような動作によ
り、リコール用キヤパシタC12を用いることなく
不揮発性メモリセル部のデータを揮発性メモリセ
ル部に転送することが可能になり、半導体基板上
におけるメモリセルの専有面積を少なくすること
が可能になる。また、リコール用トランジスタ
T13がカツトオフしている時はトランジスタT11
のドレイン電圧が低レベル（VSS）となるため、
ドレインからゲートにホツトエレクトロンがとび
込むことがなくなりフローテイングゲート回路の
電荷量の変動が防止され長時間にわたり安定にデ
ータ保持を行うことが可能となる。
本発明の第２の実施例として不揮発性ランダム
アクセスメモリ装置に用いられるメモリセルの回
路図が第３図ａに示される。このメモリセルは揮
発性ダイナミツクメモリセル部４および不揮発性
メモリセル部５を具備する。
アクセスメモリ装置に用いられるメモリセルの回
路図が第３図ａに示される。このメモリセルは揮
発性ダイナミツクメモリセル部４および不揮発性
メモリセル部５を具備する。
揮発性ダイナミツクメモリセル部４はキヤパシ
タ部としてのMISトランジスタT22のゲート回路
の容量およびMISトランジスタT21から成る。ト
ランジスタT21のゲートはワード線WLに接続さ
れ、ビツト線BLからはトランジスタT21を介し
てトランジスタT22のゲートへ接続される。トラ
ンジスタT22はダイナミツクメモリセルにおける
キヤパシタ部としての機能と不揮発性メモリセル
部の第１のトランジスタとしての機能を共有して
いる。破線で示すようにキヤパシタを専用に設け
てもよい。
タ部としてのMISトランジスタT22のゲート回路
の容量およびMISトランジスタT21から成る。ト
ランジスタT21のゲートはワード線WLに接続さ
れ、ビツト線BLからはトランジスタT21を介し
てトランジスタT22のゲートへ接続される。トラ
ンジスタT22はダイナミツクメモリセルにおける
キヤパシタ部としての機能と不揮発性メモリセル
部の第１のトランジスタとしての機能を共有して
いる。破線で示すようにキヤパシタを専用に設け
てもよい。
不揮発性メモリセル部５は第１のトランジス
タ、第２のトランジスタとしてのMISトランジス
タT23、リコール用トランジスタとしてのMISト
ランジスタT24、第１および第２のキヤパシタと
して用いられるキヤパシタモジユールCM21、お
よびフローテイングゲート回路素子である第３の
キヤパシタとしてのトンネルキヤパシタTC21を
具備する。キヤパシタモジユールCM21は電極
D21，D22およびD23を有し、電極D21とD22の間お
よび電極D21とD23の間に静電容量を持ち、それ
ぞれ第２および第１のキヤパシタとして用いられ
る。この静電容量はトンネルキヤパシタTC21の
静電容量より充分大きい値に選択されている。
タ、第２のトランジスタとしてのMISトランジス
タT23、リコール用トランジスタとしてのMISト
ランジスタT24、第１および第２のキヤパシタと
して用いられるキヤパシタモジユールCM21、お
よびフローテイングゲート回路素子である第３の
キヤパシタとしてのトンネルキヤパシタTC21を
具備する。キヤパシタモジユールCM21は電極
D21，D22およびD23を有し、電極D21とD22の間お
よび電極D21とD23の間に静電容量を持ち、それ
ぞれ第２および第１のキヤパシタとして用いられ
る。この静電容量はトンネルキヤパシタTC21の
静電容量より充分大きい値に選択されている。
電源VCC（通常5V）はトランジスタT23およびト
ランジスタT24を介してトランジスタT21とT22の
接続点であるノードN21に接続される。トランジ
スタT24のゲートにはアレイリコール信号ARが
供給される。第１の高電圧電源VH1はトンネルキ
ヤパシタTC21の一方の電極へ接続される。第２
の高電圧電源VH2はキヤパシタモジユールCM21
の電極D23へ接続される。キヤパシタモジユール
CM21の電極D21はトランジスタT22を介して電源
VSS（通常0V）へ接続される。電極D21とトランジ
スタT22との接続点をノードN22と呼称する。ト
ンネルキヤパシタTC21の他方の電極はトランジ
スタT23のゲートおよびキヤパシタモジユール
CM21の電極D22と接続される。この接続点をノー
ドFG21とする。ノードFG21は絶縁物に囲まれた
フローテイング電極である。
ランジスタT24を介してトランジスタT21とT22の
接続点であるノードN21に接続される。トランジ
スタT24のゲートにはアレイリコール信号ARが
供給される。第１の高電圧電源VH1はトンネルキ
ヤパシタTC21の一方の電極へ接続される。第２
の高電圧電源VH2はキヤパシタモジユールCM21
の電極D23へ接続される。キヤパシタモジユール
CM21の電極D21はトランジスタT22を介して電源
VSS（通常0V）へ接続される。電極D21とトランジ
スタT22との接続点をノードN22と呼称する。ト
ンネルキヤパシタTC21の他方の電極はトランジ
スタT23のゲートおよびキヤパシタモジユール
CM21の電極D22と接続される。この接続点をノー
ドFG21とする。ノードFG21は絶縁物に囲まれた
フローテイング電極である。
第３図のメモリセルの動作を説明する。まず、
電源VH2を0Vに保持し、電源VH1を０から約20V
に上昇させる。信号ARは低レベル（約0V）とす
る。約20Vの電圧はノードN21が低レベルの場合
トンネルキヤパシタTC21、電極D22とD21の間の
容量、および電極D21とD23の間の容量に直列に
印加される。静電容量の大きさの関係から、大部
分の電圧はトンネルキヤパシタTC21の両端に印
加され、トンネル効果により電子がトランジスタ
T23のゲート側すなわちノードFG21より電源VH1
側へ抜き取られ、ノードFG21は正電荷で充電さ
れる。次に電源VH1を0Vにし、電源VH2を０から
約20Vへ上昇させると、揮発性メモリセル部に書
き込まれたデータによつて、ノードN21が高レベ
ル（約5V）であれば、ノードN22が低レベルとな
り前述の状態と変らず、ノードFG21は正電荷で
充電された状態を続ける。揮発性メモリセル部に
書きこまれたデータによつて、ノードN21が低レ
ベルであれば、約20Vの電源が前述の場合と反対
の極性をもつてキヤパシタモジユールCM21の２
つの静電容量およびトンネルキヤパシタTC21に
印加される。この結果、静電容量の大きさの関係
から大部分の電圧がトンネルキヤパシタTC21の
両極間に印加される。トンネルキヤパシタTC21
はトンネル効果により電子がノードFG21側に注
入され、ノードFG21は負電荷で充電される。こ
れによつてダイナミツクメモリセルに蓄積された
データ、すなわちノードN21の高レベルか低レベ
ルかに対応して、ノードFG21が正電荷または負
電荷によつて充電される。この充電された電荷は
電源が遮断されても長期間保持される。
電源VH2を0Vに保持し、電源VH1を０から約20V
に上昇させる。信号ARは低レベル（約0V）とす
る。約20Vの電圧はノードN21が低レベルの場合
トンネルキヤパシタTC21、電極D22とD21の間の
容量、および電極D21とD23の間の容量に直列に
印加される。静電容量の大きさの関係から、大部
分の電圧はトンネルキヤパシタTC21の両端に印
加され、トンネル効果により電子がトランジスタ
T23のゲート側すなわちノードFG21より電源VH1
側へ抜き取られ、ノードFG21は正電荷で充電さ
れる。次に電源VH1を0Vにし、電源VH2を０から
約20Vへ上昇させると、揮発性メモリセル部に書
き込まれたデータによつて、ノードN21が高レベ
ル（約5V）であれば、ノードN22が低レベルとな
り前述の状態と変らず、ノードFG21は正電荷で
充電された状態を続ける。揮発性メモリセル部に
書きこまれたデータによつて、ノードN21が低レ
ベルであれば、約20Vの電源が前述の場合と反対
の極性をもつてキヤパシタモジユールCM21の２
つの静電容量およびトンネルキヤパシタTC21に
印加される。この結果、静電容量の大きさの関係
から大部分の電圧がトンネルキヤパシタTC21の
両極間に印加される。トンネルキヤパシタTC21
はトンネル効果により電子がノードFG21側に注
入され、ノードFG21は負電荷で充電される。こ
れによつてダイナミツクメモリセルに蓄積された
データ、すなわちノードN21の高レベルか低レベ
ルかに対応して、ノードFG21が正電荷または負
電荷によつて充電される。この充電された電荷は
電源が遮断されても長期間保持される。
不揮発性メモリセル部５に蓄積されたデータを
揮発性ダイナミツクメモリセル部４に転送する場
合は、次のように行われる。ノードFG21が正電
荷で充電されていれば、トランジスタT23はオン
状態となり、アレイリコール信号ARが高レベル
になるとトランジスタT24もオン状態となり、電
源VCC（5V）がノードN21に供給されダイナミツ
クメモリセルのキヤパシタを充電し高レベルとす
る。ノードFG21が負電荷で充電されていれば、
トランジスタT23はオフ状態となり、信号ARが
高レベルになつても電源VCCがノードN21に供給
されず、ダイナミツクメモリセルのキヤパシタが
充電されない。
揮発性ダイナミツクメモリセル部４に転送する場
合は、次のように行われる。ノードFG21が正電
荷で充電されていれば、トランジスタT23はオン
状態となり、アレイリコール信号ARが高レベル
になるとトランジスタT24もオン状態となり、電
源VCC（5V）がノードN21に供給されダイナミツ
クメモリセルのキヤパシタを充電し高レベルとす
る。ノードFG21が負電荷で充電されていれば、
トランジスタT23はオフ状態となり、信号ARが
高レベルになつても電源VCCがノードN21に供給
されず、ダイナミツクメモリセルのキヤパシタが
充電されない。
本実施例の変形例が第３図ｂおよびｃに示され
る。第３図ｂおよびｃには第３図ａの回路のノー
ドN22の近傍のみが部分的に示される。第３図ｂ
の回路はノードN22とトランジスタT22の間にエ
ンハンスメント型のトランジスタT25を設け、ゲ
ートに電源VCCまたは制御信号を加えるようにし
たものである。第３図ｃの回路はエンハンスメン
ト型トランジスタT25の代りにデプレツシヨン型
トランジスタT26を設け、ゲートに電源VSSを加
えるようにしたものである。このようにすると、
トランジスタT22のドレインにかかる電圧がトラ
ンジスタT25またはT26により制限され、トラン
ジスタT22のゲート側への影響を少なくすること
ができ、揮発性ダイナミツクメモリセルへの悪影
響を減少することができる。
る。第３図ｂおよびｃには第３図ａの回路のノー
ドN22の近傍のみが部分的に示される。第３図ｂ
の回路はノードN22とトランジスタT22の間にエ
ンハンスメント型のトランジスタT25を設け、ゲ
ートに電源VCCまたは制御信号を加えるようにし
たものである。第３図ｃの回路はエンハンスメン
ト型トランジスタT25の代りにデプレツシヨン型
トランジスタT26を設け、ゲートに電源VSSを加
えるようにしたものである。このようにすると、
トランジスタT22のドレインにかかる電圧がトラ
ンジスタT25またはT26により制限され、トラン
ジスタT22のゲート側への影響を少なくすること
ができ、揮発性ダイナミツクメモリセルへの悪影
響を減少することができる。
第２の実施例のメモリセルは第１の実施例に比
較して、揮発性メモリセル部の構成要素が少なく
てすみ、さらに回路の簡単化、セルの面積の縮少
を図ることができる。
較して、揮発性メモリセル部の構成要素が少なく
てすみ、さらに回路の簡単化、セルの面積の縮少
を図ることができる。
発明の効果
本発明によれば、揮発性メモリセル部と不揮発
性メモリセル部を組合せることによつて構成され
る不揮発性ランダムアクセスメモリ装置におい
て、不揮発性メモリセル部に用いるキヤパシタの
数を２個に制限でき、それによりメモリセルの大
きさを小さくすることができる。
性メモリセル部を組合せることによつて構成され
る不揮発性ランダムアクセスメモリ装置におい
て、不揮発性メモリセル部に用いるキヤパシタの
数を２個に制限でき、それによりメモリセルの大
きさを小さくすることができる。
第１図は従来形の不揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図ａは本発明の第１の実施例として
の不揮発性ランダムアクセスメモリ装置に用いら
れるメモリセルの回路図、第２図ｂは第２図ａの
回路の変形例を示す部分的な回路図、第３図ａは
本発明の第２の実施例としての不揮発性ランダム
アクセスメモリ装置に用いられるメモリセルの回
路図、および第３図ｂ，ｃは第３図ａの回路の変
形例を示す部分的な回路図である。 １……揮発性スタテイツクメモリセル部、２，
３……不揮発性メモリセル部、４……揮発性ダイ
ナミツクメモリセル部、５……不揮発性メモリセ
ル部、BL……ビツト線、C1，C2，C3，C11，C12
……キヤパシタ、CM1，CM11，CM21……キヤパ
シタモジユール、D1，D2，D3，D11，D12，D13，
D21，D22，D23……電極、T1，T2，T3，T4，
T5，T6，T7，T11，T12，T13，T21，T22，T23，
T24，T25，T26……MISトランジスタ、TC1，
TC11，TC21……トンネルキヤパシタ、WL……
ワード線。
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図ａは本発明の第１の実施例として
の不揮発性ランダムアクセスメモリ装置に用いら
れるメモリセルの回路図、第２図ｂは第２図ａの
回路の変形例を示す部分的な回路図、第３図ａは
本発明の第２の実施例としての不揮発性ランダム
アクセスメモリ装置に用いられるメモリセルの回
路図、および第３図ｂ，ｃは第３図ａの回路の変
形例を示す部分的な回路図である。 １……揮発性スタテイツクメモリセル部、２，
３……不揮発性メモリセル部、４……揮発性ダイ
ナミツクメモリセル部、５……不揮発性メモリセ
ル部、BL……ビツト線、C1，C2，C3，C11，C12
……キヤパシタ、CM1，CM11，CM21……キヤパ
シタモジユール、D1，D2，D3，D11，D12，D13，
D21，D22，D23……電極、T1，T2，T3，T4，
T5，T6，T7，T11，T12，T13，T21，T22，T23，
T24，T25，T26……MISトランジスタ、TC1，
TC11，TC21……トンネルキヤパシタ、WL……
ワード線。
Claims (1)
- 【特許請求の範囲】 １ 揮発性メモリセル部と、該揮発性メモリセル
部の記憶情報を待避させるための不揮発性メモリ
セル部とが対になつて１つのメモリセルが構成さ
れ、前記不揮発性メモリセル部は、前記揮発性メ
モリセル部の記憶情報に応じてオン、オフする第
１のトランジスタと、一方の電極がそれぞれ該第
１のトランジスタへ接続された第１、第２のキヤ
パシタと、一方の電極が該第２のキヤパシタの他
方の電極へ接続され、かつ電極間でトンネル効果
を生ずる第３のキヤパシタと、該第２のキヤパシ
タと該第３のキヤパシタの一方の電極との接続点
にゲートが接続され、かつ該ゲートがフローテイ
ング状態になされた第２のトランジスタとを具備
し、前記第１のキヤパシタの他方の電極と前記第
３のキヤパシタの他方の電極との間に、前記第１
のキヤパシタの他方の電極に印加される電圧より
も高い電圧を前記第３のキヤパシタの他方の電極
に印加した後、前記第１のキヤパシタの他方の電
極に印加される電圧よりも低い電圧を前記第３の
キヤパシタの他方の電極に印加することにより、
前記揮発性メモリセル部の情報を前記不揮発性メ
モリセル部へ書込み、書込まれた該情報に応じて
前記第２のトランジスタがオン、オフする様にし
たことを特徴とする不揮発性ランダムアクセスメ
モリ装置。 ２ 前記揮発性メモリセル部は、交差接続された
一対のトランジスタを有するフリツプフロツプを
具備し、該フリツプフロツプの一方の端子が前記
第１のトランジスタのゲートに接続され、他方の
端子が前記第２のトランジスタのオン、オフに応
じた信号を受ける様に構成されていることを特徴
とする特許請求の範囲第１項記載の不揮発性ラン
ダムアクセスメモリ装置。 ３ 前記揮発性メモリセル部は、記憶すべき情報
に応じた電荷量を蓄積するキヤパシタ部と、該キ
ヤパシタ部とビツト線との間に接続されたトラン
スフアゲートトランジスタとを具備し、前記第１
のトランジスタのゲートが該キヤパシタ部に接続
され、前記第２のトランジスタのオン、オフに応
じた信号がリコール用トランジスタを介して該キ
ヤパシタ部へ与えられる様に構成されていること
を特徴とする特許請求の範囲第１項記載の不揮発
性ランダムアクセスメモリ装置。 ４ キヤパシタ部を第１トランジスタのゲート容
量で構成した特許請求の範囲第３項記載の不揮発
性ランダムアクセスメモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038830A JPS60185297A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
| US06/659,191 US4630238A (en) | 1983-10-14 | 1984-10-09 | Semiconductor memory device |
| EP91121355A EP0481532B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| DE3486418T DE3486418T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung |
| DE8484306978T DE3486094T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung. |
| EP84306978A EP0147019B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038830A JPS60185297A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185297A JPS60185297A (ja) | 1985-09-20 |
| JPH0379800B2 true JPH0379800B2 (ja) | 1991-12-19 |
Family
ID=12536142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038830A Granted JPS60185297A (ja) | 1983-10-14 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185297A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113189A (ja) * | 1984-10-12 | 1986-05-31 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
| JPS62256296A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2042296B (en) * | 1979-01-24 | 1983-05-11 | Xicor Inc | Nonvolatile static random access/memory device |
| US4263664A (en) * | 1979-08-31 | 1981-04-21 | Xicor, Inc. | Nonvolatile static random access memory system |
-
1984
- 1984-03-02 JP JP59038830A patent/JPS60185297A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60185297A (ja) | 1985-09-20 |
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