JPH0317759A - バッファメモリ制御方式 - Google Patents
バッファメモリ制御方式Info
- Publication number
- JPH0317759A JPH0317759A JP1150370A JP15037089A JPH0317759A JP H0317759 A JPH0317759 A JP H0317759A JP 1150370 A JP1150370 A JP 1150370A JP 15037089 A JP15037089 A JP 15037089A JP H0317759 A JPH0317759 A JP H0317759A
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- JP
- Japan
- Prior art keywords
- buffer memory
- tlb
- address
- tag
- addresses
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
情報処理装置におけるバッファメモリをアクセスする際
のアドレス計算に関するバッファメモリ制御方式に関し
、 下位アドレスの計算が完了した時点でバッファメモリの
アクセスを開始し、バッファメモリのアクセス時間を短
縮し、ハードウェアの物量の増加が少なくて、情報処理
装置の性能を向上することを目的とし、 情報処理装置におけるバッファメモリをアクセスする時
、アクセスする前記バッファメモリのアドレス計算が完
了する前に前記バッファメモリをアクセスするために必
要なアドレス部分のアドレス計算が部分的に完了した時
点で前記バッファメモリのアクセスを開始し、前記バッ
ファメモリをアクセスしている間に残りの部分のアドレ
ス計算を完了させるよう構戊する。
のアドレス計算に関するバッファメモリ制御方式に関し
、 下位アドレスの計算が完了した時点でバッファメモリの
アクセスを開始し、バッファメモリのアクセス時間を短
縮し、ハードウェアの物量の増加が少なくて、情報処理
装置の性能を向上することを目的とし、 情報処理装置におけるバッファメモリをアクセスする時
、アクセスする前記バッファメモリのアドレス計算が完
了する前に前記バッファメモリをアクセスするために必
要なアドレス部分のアドレス計算が部分的に完了した時
点で前記バッファメモリのアクセスを開始し、前記バッ
ファメモリをアクセスしている間に残りの部分のアドレ
ス計算を完了させるよう構戊する。
本発明は、情報処理装置におけるバッファメモリをアク
セスする際のアドレス計算に関するバッファメモリ制御
方式に関する。
セスする際のアドレス計算に関するバッファメモリ制御
方式に関する。
メモリアクセスを行う命令は、レジスタに格納されてい
るベースアドレスとディスプレースメントを加算して得
られるアドレスを用いてメモリアクセスを行う。通常の
情報処理装置は仮想記憶、キャッシャメモリを採用して
おり、メモリアクセスはアドレス変換のためのＴＬＢ
（｝ランスレーションルッタアサイドバッファ、例えば
１６エントリ〉、キャッシュタグ、キャッシュデータ（
例えば６４キロバイト）等のバッファメモリへのアクセ
スによって完了する。パフファメモリに所望のデータが
登録されていなかった場合のみ主記憶へのアクセスが行
われる。従来技術では、アドレス計算がすべて完了して
から、これらＴＬＢ，キャッシュタグ、キャッシュデー
タ等の各種バッファメモリへのアクセスを行っている。
るベースアドレスとディスプレースメントを加算して得
られるアドレスを用いてメモリアクセスを行う。通常の
情報処理装置は仮想記憶、キャッシャメモリを採用して
おり、メモリアクセスはアドレス変換のためのＴＬＢ
（｝ランスレーションルッタアサイドバッファ、例えば
１６エントリ〉、キャッシュタグ、キャッシュデータ（
例えば６４キロバイト）等のバッファメモリへのアクセ
スによって完了する。パフファメモリに所望のデータが
登録されていなかった場合のみ主記憶へのアクセスが行
われる。従来技術では、アドレス計算がすべて完了して
から、これらＴＬＢ，キャッシュタグ、キャッシュデー
タ等の各種バッファメモリへのアクセスを行っている。
第２図を参照して、さらに詳細に説明する。アドレス計
算は、アドレス計算サイクルでレジスタＢＲとＤＲの内
容をアドレスアダ−ＡＤによって加算し、レジスタＡＲ
に格納する。ＢＲには命令中のレジスタ番号で指定され
る汎用レジスタから読み出された値が格納されている。
算は、アドレス計算サイクルでレジスタＢＲとＤＲの内
容をアドレスアダ−ＡＤによって加算し、レジスタＡＲ
に格納する。ＢＲには命令中のレジスタ番号で指定され
る汎用レジスタから読み出された値が格納されている。
ＤＲには命令中のデ２イスプレースメントが格納されて
いる。バソファメモリアクセスサイクルではＡＲ中のア
ドレスによってバッファメモリにアクセスし、データを
データレジスタ（ＤＡＲＢＧ）に格納する。バッファメ
モリはＴＬＢ，キャッシュタグ、キャッシュデータの３
つのＲＡＭ （ランダムアクセスメモリ）から構或され
る。
いる。バソファメモリアクセスサイクルではＡＲ中のア
ドレスによってバッファメモリにアクセスし、データを
データレジスタ（ＤＡＲＢＧ）に格納する。バッファメ
モリはＴＬＢ，キャッシュタグ、キャッシュデータの３
つのＲＡＭ （ランダムアクセスメモリ）から構或され
る。
ＡＲからのアドレスの一部Ａ １ ６〜，，（数字は上
位桁からのビット番号〉によってＴＬＢを、Ａ１６〜２
５によってキャッシュタグを、Ａ４〜２．によってキャ
ッシュデータを同時に読み出す。ＴＬＢから読み出され
たＡｏ〜１，とＡＲからのＡ。〜１，が一致し、かつ、
Ｖビットが有効であればＴＬＢ ＨＩＴ信号がオンにな
り比較器Ｃから出力される。そして、ＴＬＢに所望の論
理アドレスと物理アドレスの対が登録されていることを
示す。ＴＬＢには、このほか、保護情報（Ｐ）が格納さ
れており、そのアクセスが許可されるかどうかを指定す
る。
位桁からのビット番号〉によってＴＬＢを、Ａ１６〜２
５によってキャッシュタグを、Ａ４〜２．によってキャ
ッシュデータを同時に読み出す。ＴＬＢから読み出され
たＡｏ〜１，とＡＲからのＡ。〜１，が一致し、かつ、
Ｖビットが有効であればＴＬＢ ＨＩＴ信号がオンにな
り比較器Ｃから出力される。そして、ＴＬＢに所望の論
理アドレスと物理アドレスの対が登録されていることを
示す。ＴＬＢには、このほか、保護情報（Ｐ）が格納さ
れており、そのアクセスが許可されるかどうかを指定す
る。
キャッシュタグから読み出されたＡ。〜１，とＡＲから
の八〇〜，，が他の１つの比較器Ｃで比較され一致し、
かつ、Ｖビットが有効であればＴＡＧ ＨＩＴ信号がオ
ンになり、所望のデータがキャッシュに登録されている
ことを示す。
の八〇〜，，が他の１つの比較器Ｃで比較され一致し、
かつ、Ｖビットが有効であればＴＡＧ ＨＩＴ信号がオ
ンになり、所望のデータがキャッシュに登録されている
ことを示す。
キャッシュデータから読み出されたデータはＤＡＲＥＧ
に格納される。ＴＬＢ ＨＩＴおよびＴＡＧ ｝ＩＩＴ
がオンでＴＬＢの保護情報がそのアクセスを許可してい
ればＤＡＲＥＧの内容が次の演算サイクルで使用される
。ＴＬＢ ＨＩＴがオンでない時、すなわち、ＴＬＢ
ＭＩＳＳまたは、キャッシュミス（ＴＡＧ ＨＩＴがオ
ンでない時〉であればＯＡＲεＧの内容は使用されず、
アドレス変換または主記憶からキャッシュへ登録動作が
行われるが、これについては本発明と直接の関係はない
ので省略する。
に格納される。ＴＬＢ ＨＩＴおよびＴＡＧ ｝ＩＩＴ
がオンでＴＬＢの保護情報がそのアクセスを許可してい
ればＤＡＲＥＧの内容が次の演算サイクルで使用される
。ＴＬＢ ＨＩＴがオンでない時、すなわち、ＴＬＢ
ＭＩＳＳまたは、キャッシュミス（ＴＡＧ ＨＩＴがオ
ンでない時〉であればＯＡＲεＧの内容は使用されず、
アドレス変換または主記憶からキャッシュへ登録動作が
行われるが、これについては本発明と直接の関係はない
ので省略する。
アドレス加算器はキャリーの伝播に時間がかかるため、
上位側のアドレスは下位側アドレスに比べて加算が完了
するまでの時間が長い。また、各種バッファメモリのＲ
ＡＭに入力されるアドレスは下位側の論理アドレスであ
るから、下位側のアドレスの加算が完了した時点でバッ
ファメモリアクセスを開始すればアクセス時間が短縮で
きることになる。
上位側のアドレスは下位側アドレスに比べて加算が完了
するまでの時間が長い。また、各種バッファメモリのＲ
ＡＭに入力されるアドレスは下位側の論理アドレスであ
るから、下位側のアドレスの加算が完了した時点でバッ
ファメモリアクセスを開始すればアクセス時間が短縮で
きることになる。
本発明の目的は、下位アドレスの計算が完了した時点で
バッファメモリのアクセスを開始するようにし、バッフ
ァメモリのアクセス時間を短縮し、ハードウェアの物量
の増加が少なくて、情報処理装置の性能を向上すること
にある。
バッファメモリのアクセスを開始するようにし、バッフ
ァメモリのアクセス時間を短縮し、ハードウェアの物量
の増加が少なくて、情報処理装置の性能を向上すること
にある。
本発明においては、情報処理装置におけるバッファメモ
リをアクセスする時、アクセスする前記バッファメモリ
のアドレス計算が完了する前に前記バッファメモリをア
クセスするために必要なアドレス部分のアドレス計算が
部分的に完了した時点で前記バッファメモリのアクセス
を開始し、前記バッファメモリをアクセスしている間に
残りの部分のアドレス計算を完了させるように制御する
バッファメモリ制御方式が提供される。
リをアクセスする時、アクセスする前記バッファメモリ
のアドレス計算が完了する前に前記バッファメモリをア
クセスするために必要なアドレス部分のアドレス計算が
部分的に完了した時点で前記バッファメモリのアクセス
を開始し、前記バッファメモリをアクセスしている間に
残りの部分のアドレス計算を完了させるように制御する
バッファメモリ制御方式が提供される。
上述の方式を用いれば、バγファメモリのアクセス時間
が「上位アドレス計算時間＋ＲＡＭアクセス時間＋比較
時間」から「下位アドレス計算時間＋ＲＡＭアクセス時
間＋比較時間」へと短縮できる。
が「上位アドレス計算時間＋ＲＡＭアクセス時間＋比較
時間」から「下位アドレス計算時間＋ＲＡＭアクセス時
間＋比較時間」へと短縮できる。
本発明の一実施例としてのバッファメモリ制御方式を行
う情報処理装置の回路図が第１図に示される。
う情報処理装置の回路図が第１図に示される。
この装置は、ペースレジスタ（ＢＲ） １、ディスプレ
ースメントレジスタ（ＯＲ） ２ 、上位アドレス加算
器（Ａ）３、下位アドレス加算器（Ａ）４、アドレス・
ハイ・レジスタ（ＡＨＲ） ５ 、アドレス・ロー・レ
ジスタ （ＡＬＲ） ７、キャリーレジスタ（ＣＲ）
６、インクリメンタ（Ｉ）８、ＴＬＢ （例えば１６エ
ントリ）９、バッファメモリとしてのキャッシュタグ１
０、バッファメモリとしてのキャッシュデータ（例えば
６４キロバイ｝）１１比較器（Ｃ）１２および１３、お
よびデータレジスタ（ＤＡＲＥＧ）１４を具備する。図
中、添字はビットを示す。
ースメントレジスタ（ＯＲ） ２ 、上位アドレス加算
器（Ａ）３、下位アドレス加算器（Ａ）４、アドレス・
ハイ・レジスタ（ＡＨＲ） ５ 、アドレス・ロー・レ
ジスタ （ＡＬＲ） ７、キャリーレジスタ（ＣＲ）
６、インクリメンタ（Ｉ）８、ＴＬＢ （例えば１６エ
ントリ）９、バッファメモリとしてのキャッシュタグ１
０、バッファメモリとしてのキャッシュデータ（例えば
６４キロバイ｝）１１比較器（Ｃ）１２および１３、お
よびデータレジスタ（ＤＡＲＥＧ）１４を具備する。図
中、添字はビットを示す。
まず、アドレス計算サイクルにおいては、アドレスを上
位側１６ビット（０〜１５）と下位側ｌ６ビット （１
６〜３１）に分割し、上位アドレス加算器３と下位アド
レス加算器４によって別々に加算し、結果を、それぞれ
ＡＨＲ ５とＡＬＲ ７に格納する。下位側の加算によ
り発生するキャリー（桁上げ）はＣＲ６に格納される。
位側１６ビット（０〜１５）と下位側ｌ６ビット （１
６〜３１）に分割し、上位アドレス加算器３と下位アド
レス加算器４によって別々に加算し、結果を、それぞれ
ＡＨＲ ５とＡＬＲ ７に格納する。下位側の加算によ
り発生するキャリー（桁上げ）はＣＲ６に格納される。
バッファメモリアクセスサイクルでは、＾ＬＲ ７のＡ
Ｉｅ〜２，によってＴＬＢ ９、キャッシュタグ１０，
およびキャッシュデータ１■を読み出す。同時にＡ［Ｉ
Ｒ ５の内容とＣＲ６のキャリーを■８によって加算し
、上位側のアドレス計算を完了する。
Ｉｅ〜２，によってＴＬＢ ９、キャッシュタグ１０，
およびキャッシュデータ１■を読み出す。同時にＡ［Ｉ
Ｒ ５の内容とＣＲ６のキャリーを■８によって加算し
、上位側のアドレス計算を完了する。
次いで、上位側の１６ビットのアドレスＡ。〜１，をＴ
ＬＢ ９およびキャッシュタグ１０から読み出されたＡ
。〜１，と比較器（Ｃ）１２および１３で比較し、ＴＬ
Ｂにおける保護情報Ｐ （ＰＲＯＴＥＣＴＩＯＮ）およ
びキャッシュタグおよびＴＬＢにおける有効ビットＶを
参照して、ＴＬＢ ＨＩＴおよびＴＡＧ ＨＩＴを出力
する。キャッシュデータ１１から読み出されたデータは
ＤＡＲＥＧ １ ４に格納され、ＴＬＢ ＩＩＩＴお
よびＴＡＧ ＨＩＴが出力されていれば、そのまま演算
に用いられる。上述の記載において、従来例の記載と重
複する箇所は一部略記されているので該当箇所を参照す
ること。またＴＬＢに格納された物理アドレスＲ Ａ
ｏ〜１，は本発明には直接関係ないので説明を省略する
。
ＬＢ ９およびキャッシュタグ１０から読み出されたＡ
。〜１，と比較器（Ｃ）１２および１３で比較し、ＴＬ
Ｂにおける保護情報Ｐ （ＰＲＯＴＥＣＴＩＯＮ）およ
びキャッシュタグおよびＴＬＢにおける有効ビットＶを
参照して、ＴＬＢ ＨＩＴおよびＴＡＧ ＨＩＴを出力
する。キャッシュデータ１１から読み出されたデータは
ＤＡＲＥＧ １ ４に格納され、ＴＬＢ ＩＩＩＴお
よびＴＡＧ ＨＩＴが出力されていれば、そのまま演算
に用いられる。上述の記載において、従来例の記載と重
複する箇所は一部略記されているので該当箇所を参照す
ること。またＴＬＢに格納された物理アドレスＲ Ａ
ｏ〜１，は本発明には直接関係ないので説明を省略する
。
本発明によれば、下位アドレスの計算が完了した時点で
バッファメモリのアクセスを開始するようにし、バッフ
ァメモリのアクセス時間を短縮し、ハードウェアの物量
の増加は少なくて、情報処理装置の性能を向上すること
ができる。
バッファメモリのアクセスを開始するようにし、バッフ
ァメモリのアクセス時間を短縮し、ハードウェアの物量
の増加は少なくて、情報処理装置の性能を向上すること
ができる。
第１図は本発明の一実施例としてのバッファメモリ制御
方式を行う情報処理装置を説明する回路図、および 第２図は従来例の装置を説明する回路図である。 図において、 ｌ・・・ペースレジスタ、 ２・・・ディスプレースメントレジスタ、３・・・上位
アドレス加算器、 ４・・・下位アドレス加算器、 ５・・・アドレス◆ハイ・レジスタ、 ６・・・キャリーレジスタ、 ７・・・アドレス◆ロー◆レジスタ、 ８・・・インクリメンタ、 ９・・・ＴＬＢ， １０・・・キャッシュタグ、 ｌ１・・・キャッシュデータ、 である。
方式を行う情報処理装置を説明する回路図、および 第２図は従来例の装置を説明する回路図である。 図において、 ｌ・・・ペースレジスタ、 ２・・・ディスプレースメントレジスタ、３・・・上位
アドレス加算器、 ４・・・下位アドレス加算器、 ５・・・アドレス◆ハイ・レジスタ、 ６・・・キャリーレジスタ、 ７・・・アドレス◆ロー◆レジスタ、 ８・・・インクリメンタ、 ９・・・ＴＬＢ， １０・・・キャッシュタグ、 ｌ１・・・キャッシュデータ、 である。
Claims (1)
- 情報処理装置におけるバッファメモリをアクセスする時
、アクセスする前記バッファメモリのアドレス計算が完
了する前に前記バッファメモリをアクセスするために必
要なアドレス部分のアドレス計算が部分的に完了した時
点で前記バッファメモリのアクセスを開始し、前記バッ
ファメモリをアクセスしている間に残りの部分のアドレ
ス計算を完了させるように制御するバッファメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150370A JPH0317759A (ja) | 1989-06-15 | 1989-06-15 | バッファメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150370A JPH0317759A (ja) | 1989-06-15 | 1989-06-15 | バッファメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317759A true JPH0317759A (ja) | 1991-01-25 |
Family
ID=15495510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150370A Pending JPH0317759A (ja) | 1989-06-15 | 1989-06-15 | バッファメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0317759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5823370A (en) * | 1995-03-03 | 1998-10-20 | Komatsu Ltd. | Movable range indicating apparatus for mobile crane vehicle |
-
1989
- 1989-06-15 JP JP1150370A patent/JPH0317759A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5823370A (en) * | 1995-03-03 | 1998-10-20 | Komatsu Ltd. | Movable range indicating apparatus for mobile crane vehicle |
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