JPH03178158A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03178158A JPH03178158A JP31728589A JP31728589A JPH03178158A JP H03178158 A JPH03178158 A JP H03178158A JP 31728589 A JP31728589 A JP 31728589A JP 31728589 A JP31728589 A JP 31728589A JP H03178158 A JPH03178158 A JP H03178158A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- film
- magnetic substance
- magnetic film
- substance film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、インダクタンスを備えた半導体装置に関する
。
。
〈従来の技術〉
従来、半導体装置においては、インダクタンスを集積回
路に組み込むことができなかった。したがって、回路中
にインダクタンスを必要とする場合、インダクタンスに
ついてはＩＣ回路の外部に取りつけたり、あるいはイン
ダクタンスを使用しない回路構成により対応していた。
路に組み込むことができなかった。したがって、回路中
にインダクタンスを必要とする場合、インダクタンスに
ついてはＩＣ回路の外部に取りつけたり、あるいはイン
ダクタンスを使用しない回路構成により対応していた。
〈発明が解決しようとする課題〉
ところが、インダクタンスをプリント基板上のＩＣパッ
ケージの外部に取りつけた場合、そのコストも高く、プ
リント基板の面積の増加はデバイスの縮小化の障害とな
っており、また、インダクタンスを使用しない回路構成
を形成する場合、その回路設計に要する時間が多大であ
った。
ケージの外部に取りつけた場合、そのコストも高く、プ
リント基板の面積の増加はデバイスの縮小化の障害とな
っており、また、インダクタンスを使用しない回路構成
を形成する場合、その回路設計に要する時間が多大であ
った。
本発明では、このような問題を解決する。
く課題を解決するための手段〉
本発明の半導体装置は、半導体基板上に絶縁膜が形成さ
れ、その絶縁膜上に第１メタル配線が形成され、その第
１メタル配線と上記絶縁膜上にまたがって磁性体膜が形
成され、更にその磁性体膜の上面に第２メタル配線が形
成され、その第２メタル配線は上記磁性体膜に形成され
たスルホールを介して上記第１メタル配線に導通し、こ
の第１メタル配線と第２メタル配線が全体として上記磁
性体膜の少なくとも一部を囲んだコイルを形成するよう
に構成されている。
れ、その絶縁膜上に第１メタル配線が形成され、その第
１メタル配線と上記絶縁膜上にまたがって磁性体膜が形
成され、更にその磁性体膜の上面に第２メタル配線が形
成され、その第２メタル配線は上記磁性体膜に形成され
たスルホールを介して上記第１メタル配線に導通し、こ
の第１メタル配線と第２メタル配線が全体として上記磁
性体膜の少なくとも一部を囲んだコイルを形成するよう
に構成されている。
く作用〉
第１メタル配線と第２メタル配線とが導通し、その形状
はコイル状をなすため、インダクタンスが形威される。
はコイル状をなすため、インダクタンスが形威される。
〈実施例〉
第１図は本発明の実施例で、（ａ）図は（ｂ）図のＡ−
Ａ’における模式断面図、（ｂ）図はその平面図である
。
Ａ’における模式断面図、（ｂ）図はその平面図である
。
本発明の半導体装置は、半導体基板１上に酸化膜２が形
威され、その酸化膜２上に第１メタル配線３が形威され
、その第１メタル配線３と上記酸化膜２上にまたがって
磁性体膜４例えばフェライト系の材料により形威され、
更にその磁性体膜４の上面に第２メタル配線７が形威さ
れ、その第２メタル配線７は上記磁性体ｌＩ！４に形威
されたスルホール６を介して上記第１メタル配線３に導
通し、この第１メタル配線３と第２メタル配線７が全体
として上記磁性体膜４の少なくとも一部を囲ん・だコイ
ルを形成するように構成されている。第１メタル配線３
と第２メタル配線７とは磁性体膜４に穿孔されたスルホ
ール６内に第２メタル配線７が形成されることにより導
通されている。
威され、その酸化膜２上に第１メタル配線３が形威され
、その第１メタル配線３と上記酸化膜２上にまたがって
磁性体膜４例えばフェライト系の材料により形威され、
更にその磁性体膜４の上面に第２メタル配線７が形威さ
れ、その第２メタル配線７は上記磁性体ｌＩ！４に形威
されたスルホール６を介して上記第１メタル配線３に導
通し、この第１メタル配線３と第２メタル配線７が全体
として上記磁性体膜４の少なくとも一部を囲ん・だコイ
ルを形成するように構成されている。第１メタル配線３
と第２メタル配線７とは磁性体膜４に穿孔されたスルホ
ール６内に第２メタル配線７が形成されることにより導
通されている。
以上の構成よりなる本発明の半導体装置は以下にのべる
方法により形威される。
方法により形威される。
第２図は、本発明実施例の形成方法を経時的に示す図で
ある。
ある。
半導体基ｖｉ１上に酸化膜２を形成する。次に、所定の
第１メタル配線パターンによりパターニングを行い、第
１メタル配線３を形成する。その後、磁性体膜４を蒸着
あるいはスパッタリングにより形成する。（ａ図） 次に、第１メタル配線３にフォトレジスト５の端面がま
たがるように、かつ第１メタル配線３上にスルホール６
が形威されるようフォトレジスト５を形威し、そのフォ
トレジスト５をマスクに磁性体膜４をエツチングにより
除去し、スルホール６を形成する。（ｂ図） 次に、フォトレジスト５を除去し、半導体基板１全面に
第２メタル配線材料を被着させ、所定の第２メタル配線
パターンによりパターニングを行い、第２メタル配線７
を形成することにより、第１図（ａ）に示す半導体装置
が得られる。
第１メタル配線パターンによりパターニングを行い、第
１メタル配線３を形成する。その後、磁性体膜４を蒸着
あるいはスパッタリングにより形成する。（ａ図） 次に、第１メタル配線３にフォトレジスト５の端面がま
たがるように、かつ第１メタル配線３上にスルホール６
が形威されるようフォトレジスト５を形威し、そのフォ
トレジスト５をマスクに磁性体膜４をエツチングにより
除去し、スルホール６を形成する。（ｂ図） 次に、フォトレジスト５を除去し、半導体基板１全面に
第２メタル配線材料を被着させ、所定の第２メタル配線
パターンによりパターニングを行い、第２メタル配線７
を形成することにより、第１図（ａ）に示す半導体装置
が得られる。
〈発明の効果〉
以上述べたように、本発明によれば、インダクタンスを
集積回路内に形成することができるので、回路設計が容
易になり、またインダクタンスの外付けの工程を省くこ
とができるため、製造コストが下がる。さらに、プリン
ト基板の面積も縮小化されるため、デバイスの高集積化
も容易になる。
集積回路内に形成することができるので、回路設計が容
易になり、またインダクタンスの外付けの工程を省くこ
とができるため、製造コストが下がる。さらに、プリン
ト基板の面積も縮小化されるため、デバイスの高集積化
も容易になる。
第１図は、本発明実施例の説明図、第２図は、その製造
方法の説明図である。 １・・・半導体基板 ２・・・酸化膜 ３・・・第１メタル配線 ４・・・磁性体膜 ６・・・スルホール ７・・・第２メタル配線
方法の説明図である。 １・・・半導体基板 ２・・・酸化膜 ３・・・第１メタル配線 ４・・・磁性体膜 ６・・・スルホール ７・・・第２メタル配線
Claims (1)
- 半導体基板上に絶縁膜が形成され、その絶縁膜上に第１
メタル配線が形成され、その第１メタル配線と上記絶縁
膜上にまたがって磁性体膜が形成され、更にその磁性体
膜の上面に第２メタル配線が形成され、その第２メタル
配線は上記磁性体膜に形成されたスルホールを介して上
記第１メタル配線に導通し、この第１メタル配線と第２
メタル配線が全体として上記磁性体膜の少なくとも一部
を囲んだコイルを形成するように構成されてなる半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31728589A JPH03178158A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31728589A JPH03178158A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03178158A true JPH03178158A (ja) | 1991-08-02 |
Family
ID=18086527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31728589A Pending JPH03178158A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03178158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834825A (en) * | 1995-12-27 | 1998-11-10 | Nec Corporation | Semiconductor device having spiral wiring directly covered with an insulating layer containing ferromagnetic particles |
| US6326314B1 (en) | 1997-09-18 | 2001-12-04 | National Semiconductor Corporation | Integrated inductor with filled etch |
| US6614093B2 (en) * | 2001-12-11 | 2003-09-02 | Lsi Logic Corporation | Integrated inductor in semiconductor manufacturing |
-
1989
- 1989-12-06 JP JP31728589A patent/JPH03178158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834825A (en) * | 1995-12-27 | 1998-11-10 | Nec Corporation | Semiconductor device having spiral wiring directly covered with an insulating layer containing ferromagnetic particles |
| US6326314B1 (en) | 1997-09-18 | 2001-12-04 | National Semiconductor Corporation | Integrated inductor with filled etch |
| US6614093B2 (en) * | 2001-12-11 | 2003-09-02 | Lsi Logic Corporation | Integrated inductor in semiconductor manufacturing |
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