JPH04199610A - 薄膜回路基板のパターン認識マーク形成方法 - Google Patents
薄膜回路基板のパターン認識マーク形成方法Info
- Publication number
- JPH04199610A JPH04199610A JP2331032A JP33103290A JPH04199610A JP H04199610 A JPH04199610 A JP H04199610A JP 2331032 A JP2331032 A JP 2331032A JP 33103290 A JP33103290 A JP 33103290A JP H04199610 A JPH04199610 A JP H04199610A
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- Japan
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- film
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- photoresist
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- pattern recognition
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- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
Landscapes
- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜回路基板の製造方法に関し、特に、導体
パターン内部に抵抗膜と同腹のパターン認識マークを形
成する製造方法に関する。
パターン内部に抵抗膜と同腹のパターン認識マークを形
成する製造方法に関する。
パターン認識マークは、認識マークの製造方法により、
薄膜回路基板上に形成される。この形成方法の一例が第
８図に示されている。なお、第８図（ｂ）は、第８図（
ａ）の断面図を矢印１０の方向から見た上面図である。
薄膜回路基板上に形成される。この形成方法の一例が第
８図に示されている。なお、第８図（ｂ）は、第８図（
ａ）の断面図を矢印１０の方向から見た上面図である。
第８図に示されるように、アルミナセラミック基板１の
面上には、抵抗膜２および抵抗膜２と同腹のパターン認
識マーク５が形成されている。また、抵抗ｗＡ２の面上
には、酸化膜などの膜３を介して、導体膜４が形成され
ている。
面上には、抵抗膜２および抵抗膜２と同腹のパターン認
識マーク５が形成されている。また、抵抗ｗＡ２の面上
には、酸化膜などの膜３を介して、導体膜４が形成され
ている。
このような薄膜回路のパターン認識マークの製造方法は
、アルミナセラミック基板１の面上に導体パターン４を
形成後、抵抗パターン２の形成時に、パターン外の任意
の位置に抵抗膜２でマークを形成し、認識マーク付き薄
膜回路基板の形成をしている。
、アルミナセラミック基板１の面上に導体パターン４を
形成後、抵抗パターン２の形成時に、パターン外の任意
の位置に抵抗膜２でマークを形成し、認識マーク付き薄
膜回路基板の形成をしている。
上述した従来の認識マークの製造方法は、アルミナセラ
ミック基板面上に導体パターンを形成した後、抵抗パタ
ーンの形成時にパターン外の任意の位置に抵抗膜でマー
クを形成する。そして、導体パターン、抵抗パターンお
よびマーク入りフォトマスクで目合せにより位置合せを
するため、導体パターンと認識マークとの位置ずれが発
生する欠点がある。
ミック基板面上に導体パターンを形成した後、抵抗パタ
ーンの形成時にパターン外の任意の位置に抵抗膜でマー
クを形成する。そして、導体パターン、抵抗パターンお
よびマーク入りフォトマスクで目合せにより位置合せを
するため、導体パターンと認識マークとの位置ずれが発
生する欠点がある。
本発明の目的は、このような欠点を除去し、導体パター
ンとパターン認識マークとの位置ずれの発生を防止でき
る薄膜回路基板のパターン認識マーク形成方法を提供す
ることにある。
ンとパターン認識マークとの位置ずれの発生を防止でき
る薄膜回路基板のパターン認識マーク形成方法を提供す
ることにある。
〔課題を解決するための手段〕
本発明は、絶縁性基板上にパターン認識マークを形成す
る＊！ＩＡ回路基板のパターン認識マーク形成方法にお
いて、 絶縁性基板に光吸収率の高い第１の膜と、第１の膜に光
吸収率の低い第２の膜とを順次に被着し、第２の膜をフ
ォトレジスト処理でパターン化するときに、開口部を設
けたフォトマスクによりパターニングし、 パターニングの後に第２の膜をエツチングしてフォトレ
ジスト除去し、 第１の膜をフォトレジスト処理でパターン化するときに
、開口部内の第１の膜が残るようにフォトレジスト処理
し、 フォトレジスト処理の後に第１の膜をエツチングしてフ
ォトレジスト除去することを特徴としている。
る＊！ＩＡ回路基板のパターン認識マーク形成方法にお
いて、 絶縁性基板に光吸収率の高い第１の膜と、第１の膜に光
吸収率の低い第２の膜とを順次に被着し、第２の膜をフ
ォトレジスト処理でパターン化するときに、開口部を設
けたフォトマスクによりパターニングし、 パターニングの後に第２の膜をエツチングしてフォトレ
ジスト除去し、 第１の膜をフォトレジスト処理でパターン化するときに
、開口部内の第１の膜が残るようにフォトレジスト処理
し、 フォトレジスト処理の後に第１の膜をエツチングしてフ
ォトレジスト除去することを特徴としている。
前述した本発明において、第１の膜が抵抗膜であり、第
２の膜が金属の導体膜であるのが好適である。
２の膜が金属の導体膜であるのが好適である。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明に係るＦｉｌ膜回路基板のパターン認
識マーク形成方法を説明するための図である。
識マーク形成方法を説明するための図である。
なお、第１図（ａ）は、断面図であり、第１図（ｂ）は
、第８図と同様に、第１図（ａ＞の上面図である。
、第８図と同様に、第１図（ａ＞の上面図である。
本実施例である薄膜回路基板のパターン認識マーク形成
方法により、第１図に示されるパターン認識マーク付き
薄膜回路基板が得られる。この薄膜回路基板のアルミナ
セラミック基板１の上面に抵抗ＷＡ２が形成されている
。抵抗膜２の上面には、Ｍ３を介して、導体膜４Ａ、４
Ｂが形成されている。さらに、導体膜４Ｂには、開口部
６が設けられている。
方法により、第１図に示されるパターン認識マーク付き
薄膜回路基板が得られる。この薄膜回路基板のアルミナ
セラミック基板１の上面に抵抗ＷＡ２が形成されている
。抵抗膜２の上面には、Ｍ３を介して、導体膜４Ａ、４
Ｂが形成されている。さらに、導体膜４Ｂには、開口部
６が設けられている。
次に、第１図のパターン認識マーク付き薄膜回路基板を
得るための方法を、第２図〜第７図を用いて説明する。
得るための方法を、第２図〜第７図を用いて説明する。
なお、第２図（ａ）〜第７図（ａ）は、断面図であり、
第２図（ｂ）〜第７図（ｂ）は、第８図と同様に、それ
ぞれ第２図（ａ）〜第７図（ａ）の上面図である。そし
て、第２図は抵抗膜および導体膜を被着した断面図と上
面図であり、第３図は導体パターンおよび導体パターン
内部に開口部となるようにフォトレジスト処理した断面
図と上面図であり、第４図は導体パターン以外の導体膜
をエツチングした断面図と上面図であり、第５図は抵抗
パターンおよび開口部の抵抗膜を覆うようにフォトレジ
スト処理化した断面図と上面図であり、第６図は露出さ
れた抵抗膜を除去した断面図と上面図であり、第７図は
フォトレジストを除去したパターン認識付薄膜回路基板
の断面図と上面図である。
第２図（ｂ）〜第７図（ｂ）は、第８図と同様に、それ
ぞれ第２図（ａ）〜第７図（ａ）の上面図である。そし
て、第２図は抵抗膜および導体膜を被着した断面図と上
面図であり、第３図は導体パターンおよび導体パターン
内部に開口部となるようにフォトレジスト処理した断面
図と上面図であり、第４図は導体パターン以外の導体膜
をエツチングした断面図と上面図であり、第５図は抵抗
パターンおよび開口部の抵抗膜を覆うようにフォトレジ
スト処理化した断面図と上面図であり、第６図は露出さ
れた抵抗膜を除去した断面図と上面図であり、第７図は
フォトレジストを除去したパターン認識付薄膜回路基板
の断面図と上面図である。
まず、第２図に示されるように、絶縁性基板であるアル
ミナセラミック基板１の面上に、光吸収率の高い抵抗膜
２を被着する。さらに、抵抗膜２の面上に、Ｍ３を介し
て、導体膜４を被着する。
ミナセラミック基板１の面上に、光吸収率の高い抵抗膜
２を被着する。さらに、抵抗膜２の面上に、Ｍ３を介し
て、導体膜４を被着する。
次に、第３図に示されるように、フォトレジスト４を用
いたフォトレジスト処理により任意の位置に導体パター
ンと、認識マークとなる部分を導体内部に開口部６とな
るようにパターン化する。
いたフォトレジスト処理により任意の位置に導体パター
ンと、認識マークとなる部分を導体内部に開口部６とな
るようにパターン化する。
そして、導体パターン以外と開口部６の導体膜４をエツ
チングにより除去する。これにより、第４図に示される
ように、パターン化された導体膜４Ａと、パターン化さ
れさらに開口部６を持つ導体膜４Ｂとが形成される。
チングにより除去する。これにより、第４図に示される
ように、パターン化された導体膜４Ａと、パターン化さ
れさらに開口部６を持つ導体膜４Ｂとが形成される。
導体膜４Ａ、４Ｂの形成の後、第５図に示されるように
、抵抗パターンおよび開口部６の抵抗膜がフォトレジス
トで覆われるように、レジストアでパターニングする。
、抵抗パターンおよび開口部６の抵抗膜がフォトレジス
トで覆われるように、レジストアでパターニングする。
そして、露出された抵抗膜２をエツチングにより除去す
る。この様子が第６図に示されている。
る。この様子が第６図に示されている。
最後に、第６図のフォトレジスト７を除去すると、第７
図に示されるように、膜回路形成と開口部６による、導
体内部のパターン認識マークの形成が完了する。これが
第１図に示されるものとなっている。
図に示されるように、膜回路形成と開口部６による、導
体内部のパターン認識マークの形成が完了する。これが
第１図に示されるものとなっている。
このように、本実施例は、まず、基板上に光吸収率の高
い抵抗膜と光吸収率の低い導体膜を基板面に被着する。
い抵抗膜と光吸収率の低い導体膜を基板面に被着する。
次に、導体形成はフォトレジスト処理でパターン化する
が、この際、導体内部に開口部を設けたフォトマスクに
よりパターニングし、その後、導体パターン以外と開口
部の導体膜をエツチングする。抵抗パターンは、抵抗パ
ターンの形成時に、開口部の抵抗膜が残るようにフォト
レジスト処理し、抵抗パターンおよび開口部以外の抵抗
膜をエツチングする。
が、この際、導体内部に開口部を設けたフォトマスクに
よりパターニングし、その後、導体パターン以外と開口
部の導体膜をエツチングする。抵抗パターンは、抵抗パ
ターンの形成時に、開口部の抵抗膜が残るようにフォト
レジスト処理し、抵抗パターンおよび開口部以外の抵抗
膜をエツチングする。
これにより、膜回路形成と同時に、パターン認識マーク
の形成が可能となる。
の形成が可能となる。
以上説明したように、本発明は、吸収率の低い導体パタ
ーンの内部に開口部を設け、開口部が吸収率の高い抵抗
膜の認識マークとなることで認識マークと導体パターン
の位置ずれが防止できる。
ーンの内部に開口部を設け、開口部が吸収率の高い抵抗
膜の認識マークとなることで認識マークと導体パターン
の位置ずれが防止できる。
さらに、位置ずれを防止することで、組立時のワイヤボ
ンディング位置を高精度ででき、かつ、高信頼性のデバ
イスを供給できる。
ンディング位置を高精度ででき、かつ、高信頼性のデバ
イスを供給できる。
第１図は、本発明に係る薄膜回路基板のパターン認識マ
ーク形成方法を説明するための図、第２図〜第７図は、
第１図のパターン認識マーク薄膜回路基板の処理を示す
図、 第８図は、従来の薄膜回路基板のパターン認識マーク形
成方法を説明するための図である。 １・・・・・アルミナセラミック基板 ２・・・・・抵抗膜 ３・・・・・膜 ４．４Ａ、４Ｂ・・・導体膜 ６・・・・・開口部 ７・・・・・フォトレジスト 代理人 弁理士 岩 佐 義 幸 第５ 第６ と 第７１ ［１０ 第８１ 図 （ｂ） 図 （ｂ）
ーク形成方法を説明するための図、第２図〜第７図は、
第１図のパターン認識マーク薄膜回路基板の処理を示す
図、 第８図は、従来の薄膜回路基板のパターン認識マーク形
成方法を説明するための図である。 １・・・・・アルミナセラミック基板 ２・・・・・抵抗膜 ３・・・・・膜 ４．４Ａ、４Ｂ・・・導体膜 ６・・・・・開口部 ７・・・・・フォトレジスト 代理人 弁理士 岩 佐 義 幸 第５ 第６ と 第７１ ［１０ 第８１ 図 （ｂ） 図 （ｂ）
Claims (1)
- （１）絶縁性基板上にパターン認識マークを形成する薄
膜回路基板のパターン認識マーク形成方法において、 絶縁性基板に光吸収率の高い第１の膜と、第１の膜に光
吸収率の低い第２の膜とを順次に被着し、第２の膜をフ
ォトレジスト処理でパターン化するときに、開口部を設
けたフォトマスクによりパターニングし、 パターニングの後に第２の膜をエッチングしてフォトレ
ジスト除去し、 第１の膜をフォトレジスト処理でパターン化するときに
、開口部内の第１の膜が残るようにフォトレジスト処理
し、 フォトレジスト処理の後に第１の膜をエッチングしてフ
ォトレジスト除去することを特徴とする薄膜回路基板の
パターン認識マーク形成方法。（２）第１の膜が抵抗膜
であり、第２の膜が金属の導体膜である請求項１記載の
薄膜回路基板のパターン認識マーク形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331032A JPH04199610A (ja) | 1990-11-29 | 1990-11-29 | 薄膜回路基板のパターン認識マーク形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331032A JPH04199610A (ja) | 1990-11-29 | 1990-11-29 | 薄膜回路基板のパターン認識マーク形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199610A true JPH04199610A (ja) | 1992-07-20 |
Family
ID=18239065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331032A Pending JPH04199610A (ja) | 1990-11-29 | 1990-11-29 | 薄膜回路基板のパターン認識マーク形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199610A (ja) |
-
1990
- 1990-11-29 JP JP2331032A patent/JPH04199610A/ja active Pending
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