JPH0317897A - サンプルホールド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、各々入力端子と出力端子と制御信号入力端子
とを有する第１及び第２積分回路の第１積分回路の出力
端子を第２積分回路の入力端子に結合して或る直列回路
と、第１及び第２積分回路の制御信号入力端子にそれぞ
れ結合された第１及び第２出力端子に第１及び第２制御
信号をそれぞれ供給すると共に該第１及び第２制御信号
を前記第１較よび第２積分回路にそれぞれ供給する制御
ユニットとを具えたサンプルホールド装置に関するもの
である。

（従来の技術） このようなサンプルホールド装置は例えばドイツ国特許
出願公告第１９３１２４２号に開示されている。

この従来の装置は比較的大きく変化する入力信号を処理
し得る必要がある積分回路を用いるものである。

（発明が解決しようとする課題） 一Ｓに、このようなサンプルホールド装置内の積分回路
はバッファ段を容量素子及びスイッチング手段と組み合
わせて実現している。これらのバッファ段が、上述のド
イツ国特許出願公告の場合のように、大きなレンジ内で
変化し得る入力信号を処理する必要がある場合には、一
般に比較的大きな信号歪みが生じ得る。このことはこれ
に限定されないが特にＣＭＯＳ回路について言える。

本発明の目的はバッファ段が比較的小さい信号変化を処
理するだけで済むようにしたサンプルホールド装置を提
供することにある。

本発明は、この目的を達成するために、頭書に記載した
タイプのサンプルホールド装置において、第２積分回路
の出力を第１積分回路の入力端子に帰還し、第１積分回
路を前記第１制御信号により制御して第１積分回路がそ
の入力端子の入力電圧と第２積分回路の出力端子から帰
還される出力電圧との差について積分処理を行なうよう
にし、且つ第２積分回路を前記第２制御信号により制御
して第１積分回路の積分処理の終了時に第２積分回路が
第１積分回路の出力信号について積分処理を行なうよう
に構成したことを特徴とする。

第１積分回路の入力端子のサンプルすべき入力電圧と第
２積分回路の出力端子から帰還される出力電圧との差は
一般に比較的小さくなり、特にサンプルすべきアナログ
信号が連続信号である場合に小さくなる。

本発明のサンプルホールド装置は第２制御信号によって
第２積分回路を、第２積分回路内で行なわれる積分処理
がＮ回の順次の部分積分処理に分けて行なわれるように
制御し、各部分積分処理が第１積分回路の出力電圧につ
いて行なわれるように構成するのが好ましい。

部分積分処理の回数Ｎを比較的大きな値に選択すると、
このサンプルホールド装置の出力信号の有効な高調波抑
圧が得られる。Ｎは８以上に選択するのが好ましい。

更に、第１及び第２積分回路内のキャパシタンス素子の
比及び順次の部分積分処理の回数Ｎを当該サンプルホー
ルド回路の総合利得係数が１になるように選択するのが
好ましい。

本発明の一実施態様においては、第１及び第２積分回路
の各々をスイッチトキャバシタンス積分器として構成し
、該積分器は反転入力端子、非反転入力端子及び出力端
子を有すると共に該反転入力端子と出力端子との間に結
合されたキャパシタとを有する増幅段と、当該積分器の
入力端子と前記増幅段の反転入力端子との間に結合され
た、少なくともｌ個のスイッチング素子を具えるキャパ
シタ回路網とを具え、該キャパシタ回網は前記第１又は
第２制御信号を受信する制御信号入力端子を有し、前記
少なくとも１個のスイッチング素子を制御信号の制御の
下で切り換えるようにし、且つ第１積分回路と関連する
キャパシタ回路網は、第１積分回路内においてサンプル
すべき信号と第２積分回路の出力端子から帰還される信
号との差を形成するように構或する。この場合積分回路
内の増幅段の非反転入力端子は基準電圧、好ましくはア
ースに接続するのが好ましい。このようにすると、入力
信号は比較的小さく維持され、増幅段の制限されたコモ
ンモード入力レンジにより生ずる制約を除去することが
できる。

（実施例） 以下、図面につき本発明の実施例を詳細に説明する。

第１図は本発明サンプルホールド装置の一実施例を示す
．この装置は第１積分回路１０と、第２積分回路ｌ１と
、制御ユニット４０とを具える。第１積分回路の出力端
子ｌ３を第２積分回路ｌ１の入力端子１４に接続する。

第２積分回路１１の出力端子１５の出力電圧を帰還ライ
ン１６を経て第１積分回路１０の入力側に帰還し、積分
段１０内の入力信号スイングを後述するように減少させ
る。

第１積分回路１０は演算増幅器２１を具え、その比反転
入力端子を基準電圧、本例ではアースに接続する．演算
増幅器２１の出力をキャパシタ２２を経てその反転入力
端子に帰還する。リセットスイッチ２６をこのキャパシ
タ２２と並列に配置する。スイッチ２４とキャパシタ２
３とスイッチ２５を積分回路１０の入力端子１２と演算
増幅器２１の反転入力端子との間に直列に配置する．ス
イッチ２４によってキャバシタ２３の一端を入力端子１
２又は帰還ラインｌ６の何れかに接続することができる
。スイッチ２５によってキャパシタ２３の他端を基準電
圧（本例ではアース）又は演算増幅器２ｌの反転入力端
子の何れかに接続することができる。

同様に、第２積分回路１１は演算増幅器３１を具え、そ
の出力をキャパシタ３２を経て反転入力端子に帰還する
．更に、スイッチ３４とキャパシタ３３とスイッチ３５
を回路１ｌの入力端子１４と演算増幅器３ｌの反転入力
端子との間に配置する。スイッチ３４によってキャパシ
タ３３の一端を回路１ｌの入力端子ｌ４又は基準電圧（
本例ではアース）の何れかに接続することができる。ス
イッチ３５によってキャパシタ３３の他端を演算増幅器
３１の反転入力端子又は基準電圧（本例ではアース）の
何れかに接続することができる。

スイッチ２４，　２５，　２６．　３４及び３５は制御
ユニット４０により制御され、この制御ユニットはライ
ンｓ．Ｓｒ及びＳ！経てこれらスイッチに適切な制御信
号を供給する． 第２図は第１図に示す回路の動作を説明するためのいく
つかの信号波形を示す．第２図は瞬時ｔｌ及び瞬時１１
間のサンプリングインターバル内に現われる信号の波形
を示すのみである。

サンプリングインターバルの開始時に、単パルスを含む
リセット信号がラインＳｒを経てスイッチ２６に供給さ
れる。これによりキャパシタ２２を放電させ、第１積分
回路１０を規定の初期状態にセットさせる。この結果と
して第１積分回路１０の出力端子１３の電圧は第２図に
示すようにＯレベル（又は増幅器２１の十入力端子の電
圧に依存する特定の基準レベル）になる。

次に、リセトパルスの発生後の瞬時にスイッチングパル
スが制御ラインＳＩを経てスイッチ２４及び２５に供給
される。このパルスより前に、サンプルすべき入力信号
レベルが既に入力端子１２に存在し、パルスＳ，が現わ
れる瞬時においてはキパシタ２３がスイッチ２４及び２
５を経て、サンプルすべきこの信号レベルに充電されて
いる。パルスＳＩの発生時にこのパルスによりスイッチ
２４及び２５が切り換わり、この結果としてキャパシタ
２３の電圧（サンプルすべき入力電圧）と第２積分回路
の出力端子１５に存在する出力電圧との差に等しい電圧
が演算増幅器２ｌの反転入力端子に供給される。この差
信号が増幅器２１及びキャパシタ２２により積分され、
第１積分回路の出力端子１３に特定の出力電圧ＶＩ３を
生ずる。この電圧ＶＩ３の正確な値は後述するように、
キャパシタ２２及び２３のキャバシタンス値の比に依存
する。

出力端子１３の出力電圧は入力端子１４に供給され、ス
イッチ３４及び３５を経てキャパシタ３３を充電する．
スイッチ３４及び３５に制御信号がラインＳ２を経て供
給され、この制御信号は単パルスで又は一連のパルスで
構成することができる。第２図には一例として各々スイ
ッチ３４及び３５を切り換える６個の連続するパルスを
具える制御信号が示されている。

これにより入力端子ｌ４の電圧がキャパシタ３３の逆電
荷により順次に６回積分され、出力端子１５の電圧Ｖ＋
ｓが特定の最終値に６段階で増大する。この最終値は入
力端子１４の電圧の値のみならずキャパシタ３２及び３
３のキャパシタンス値の比にも依存する。

サンプリング瞬時間の入力端子１２のアナログ入力信号
の変化が比較的小さい場合（アナログ入力信号のサンプ
ルが正しく決定される場合にそうである）、演算増幅器
２１の入力信号スイングは比較的小さくて済む。出力端
子１３から第２積分回路１１の入力端子１４に供給され
るこの演算増幅器の出力信号は比較的小さいため、演算
増幅器３１も比較的小さい入力信号スイングを必要とす
るだけとなる。

後述するように第１積分回路において相対的減衰を、及
び第２積分回路において相対的増幅を回路の諸元の決定
に応じて行なう場合にもそうなる．またサンプリングイ
ンターバル中に信号ｓ２に多数のパルスを使用すると、
第３及び４図につき説明するように特に高調波の抑圧に
ついて利点が得られる。

第３図は第１図に示す装置の入力端子１２、入力端子１
４及び出力端子１５に現われる信号の波形図を示し、第
３Ａ図に示す信号が入力端子１２に供給される。第３Ａ
図の信号は連続的に変化するアナログ信号である。この
信号がサンプルされるとき、第１積分回路は前述したよ
うに入力端子１２の入力信号の瞬時値と装置の出力端子
に発生する値との差を処理する必要があるだけである。

第３Ｂ図は第１積分回路１０の出力端子１３の電圧の波
形を示す。出力端子１３を短時間で零にリセットする各
リセットパルス後に、入力端子１２のアナログ信号の瞬
時勾配に依存する値を有する出力電圧が発生する。リセ
ットパルス間の出力端子１３の電圧は入力信号が急勾配
で変化するほど大きくなる。第３Ｂ図に示す信号の電圧
ステップは入力端子１４を経て第２積分回路ｌ１に転送
される。この積分回路は各サンプリングインターバル中
に４個のパルスを含む制御信号がラインＳｔを経てスイ
ッチ３４及び３５に供給されるものとすると、初期レベ
ルから最終レベルへの変化が各サンプリングインターバ
ルにおいて４つのステップで実現される。これがため第
３Ｃ図に示す出力端子１５の出力電圧はかなりなめらか
な形状になり、第３八に示すアナログ信号波形に満足に
マッチするものとなる。第２積分回路におけるこのステ
ップ積分の効果は、第４図に示す周波数応答曲線から明
らかなように、高調波の抑圧をもたらす．第４図は第１
図のサンプルホールド装置の周波数応答を正規化周波数
ｆ／ｆｓ　（ｆｓはサンプリング周波数）の関数として
示すものである。第４図は３つの異なるＮの値、即ちＮ
＝１，Ｎ＝４及びＮ＝８に対する周波数応答を示す．こ
れら曲線は、Ｎの値が増大するにつれて高調波の有効な
抑圧が得られることを示している。これがため、第１図
に示す装置は、各サンプリングインターバル中にかなり
多数のパルスを供給する制御ユニットを用いるのが好ま
しい。このパルス数は、後に説明するように、第１図に
示す回路に用いられる特にキャパシタの数値決定に応じ
て選択する必要がある。

第１積分回路１０の入力端子１２と出力端子１３との間
の利得係数はキャパシタ２２及び２３のキャバシタンス
値の比Ｃ２２／Ｃ２３に依存する．同様に、第２積分回
路１１の入力端子１４の信号値と出力端子１５の信号値
との比はキャパシタ３２及び３３のキャパシタンス値の
比Ｃ３２／Ｃ３３に依存する。第２積分段はＮ回の積分
を実行するため、第２積分段の総合利得を得るためには
このキャパシタンス比をＮ倍にする必要がある。通常の
如く、入力端子ｌ２及び出力端子１５間の第１図の装置
全体に対し１の信号利得が必要とされる場合には、次の
関係 Ｎ・（Ｃ２２／Ｃ２３）・（Ｃ３２／Ｃ３３）　＝　１
が戒立しなければならない。ｌの利得係数が必要とされ
、更にかなり大きなＮの値が望まれる場合には、キャパ
シタンス値Ｃ２２．　Ｃ２３，　Ｃ３２及びＣ３３をこ
れに応じて選定する必要がある。

Ｎの値が１でない場合には各サンプリングインターバル
内のＮ個のパルスをサンプリングインターバル全体に亘
ってできるだけ均等に分布させるのが好ましい。これに
より第３Ｃ図に示すようにかなりなめらかな波形のサン
プル信号が得られる。

しかし、満足なフィルタ作用（高調波抑圧）のためには
パルスを不均等に分布させてこれらパルスを所定の不均
等瞬時に位置させるのが好ましい場合もある．

【図面の簡単な説明】

第１図は本発明サンプリングホールド装ｔの一実施例の
回路図、 第２図は第１図の装置の動作を説明するための、第１図
の装置内の種々の点に生ずる信号の波形図、第３図は変
化するアナログ入力信号をサンプルするときに生ずる信
号の波形を詳細に示す波形図、第４図は種々のＮ値、即
ち第２積分回路において各積分処理中に行なわれる順次
の部分積分の種々の回数に対するサンプルホールド装置
の周波数応答を示す図である。 １０・・・第１積分回路 １１・・・第２積分回路 １２・・・入力端子 １５・・・出力端子 １６・・・帰還ライン ２３．　３３・・・キャパシタ ２４，　２５，　３４．　３５・・・スイッチ２１．　
３１・・・演算増幅器 ２２．　３２・・・キャパシタ ２６・・・リセットスイッチ ４０・・・制御ユニット

Claims (1)

1. 【特許請求の範囲】 １、各々入力端子と出力端子と制御信号入力端子とを有
   する第１及び第２積分回路の第１積分回路の出力端子を
   第２積分回路の入力端子に結合して成る直列回路と、 第１及び第２積分回路の制御信号入力端子 にそれぞれ結合された第１及び第２出力端子に第１及び
   第２制御信号をそれぞれ供給すると共に該第１及び第２
   制御信号を前記第１および第２積分回路にそれぞれ供給
   する制御ユニットと、 を具えたサンプルホールド装置において、 第２積分回路の出力を第１積分回路の入力 端子に帰還し、 第１積分回路を前記第１制御信号により制 御して第１積分回路がその入力端子の入力電圧と第２積
   分回路の出力端子から帰還される出力電圧との差につい
   て積分処理を行なうようにし、且つ 第２積分回路を前記第２制御信号により制 御して第１積分回路の積分処理の終了時に第２積分回路
   が第１積分回路の出力信号について積分処理を行なうよ
   うに構成したことを特徴とするサンプルホールド装置。 ２、第２制御信号によって第２積分回路を、第２積分回
   路内で行なわれる積分処理がＮ回の順次の部分積分処理
   に分けて行なわれるように制御し、各部分積分処理が第
   １積分回路の出力電圧について行なわれるように構成し
   たことを特徴とする請求項１記載のサンプルホールド装
   置。 ３、前記Ｎは４以上、特に８以上に選択したことを特徴
   とする請求項２記載のサンプルホールド装置。 ４、前記Ｎ回の順次の部分積分処理をサンプリングイン
   ターバル全体に亘ってほぼ均等に分布させたことを特徴
   とする請求項２又は３記載のサンプルホールド装置。 ５、第１及び第２積分回路の各々をスイッチトキャパシ
   タンス積分器として構成し、該積分器は反転入力端子、
   非反転入力端子及び出力端子を有すると共に該反転入力
   端子と出力端子との間に結合されたキャパシタとを有す
   る増幅段と、当該積分器の入力端子と前記増幅段の反転
   入力端子との間に結合された、少なくとも１個のスイッ
   チング素子を具えるキャパシタ回路網とを具え、該キャ
   パシタ回網は前記第１又は第２制御信号を受信する制御
   信号入力端子を有し、前記少なくとも１個のスイッチン
   グ素子を制御信号の制御の下で切り換えるようにし、且
   つ第１積分回路と関連するキャパシタ回路網は、第１積
   分回路内においてサンプルすべき信号と第２積分回路の
   出力端子から帰還される信号との差を形成するように構
   成したことを特徴とする請求項１〜４の何かに記載のサ
   ンプルホールド装置。 ６、第１積分回路と関連するキャパシタ回路網は、キャ
   パシタの一端をサンプルすべき入力信号と第２積分回路
   の出力端子から帰還される出力信号との間で切り換え得
   る第１スイッチング素子と、このキャパシタの他端を固
   定の基準レベルと第１積分回路内の増幅段の反転入力端
   子との間で切り換え得る第２スイッチング素子とを具え
   ていることを特徴とする請求項５記載のサンプルホール
   ド装置。 ７、第１積分回路内の増幅段の反転入力端子とその出力
   端子との間に結合されたキャパシタと並列に別のスイッ
   チング素子を配置し、このスイッチング素子はその制御
   信号入力端子に積分処理の前にリセット信号を受信する
   ように構成したことを特徴とする請求項５又は６記載の
   サンプルホールド装置。 ８、第１及び第２積分回路内の増幅段の非反転入力端子
   は基準電圧、好ましくはアースに接続したことを特徴と
   する請求項５〜７の何れかに記載のサンプルホールド装
   置。