JPH0318055A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0318055A JPH0318055A JP1151920A JP15192089A JPH0318055A JP H0318055 A JPH0318055 A JP H0318055A JP 1151920 A JP1151920 A JP 1151920A JP 15192089 A JP15192089 A JP 15192089A JP H0318055 A JPH0318055 A JP H0318055A
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- JP
- Japan
- Prior art keywords
- electrode
- film
- memory cell
- capacitor
- field oxide
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、スタックトキャパシタ型セルを有する半導体
装置に関するものである。
装置に関するものである。
従来の技術
近年、半導体装置の微細化及び高密度集積化によシ半導
体記憶装置の大容量化が進められている。
体記憶装置の大容量化が進められている。
そこで、現在スタックトキャパシタ型セルが提案されて
いる。
いる。
第２図は、従来のスタソクトキャパシタ型セルを有する
ダイナミック半導体装置の断面図を表している。第２図
において、１はシリコン基板、２はフィールド酸化膜、
３＆及び３ｂはゲート酸化膜、４＆及び４ｂは１層目多
結晶シリコン膜から成るワード線、１３はサイドウォー
ル、１２ａ及び１２ｂはソース筐たはドレインとなる
ｎ型拡散領域、６は層間絶縁膜、６は２層目多結晶シリ
コン膜から成るスタックトキャバシタの第１の電極、７
は容量絶縁膜、８は３層目多結晶シリコン膜からなるス
タックトキャパシタの第２の電極、９は眉間絶縁膜、１
０はボロンリンケイ酸ガラスから成る眉間絶縁膜、１１
はポリサイド膜から成るビット線を示している。
ダイナミック半導体装置の断面図を表している。第２図
において、１はシリコン基板、２はフィールド酸化膜、
３＆及び３ｂはゲート酸化膜、４＆及び４ｂは１層目多
結晶シリコン膜から成るワード線、１３はサイドウォー
ル、１２ａ及び１２ｂはソース筐たはドレインとなる
ｎ型拡散領域、６は層間絶縁膜、６は２層目多結晶シリ
コン膜から成るスタックトキャバシタの第１の電極、７
は容量絶縁膜、８は３層目多結晶シリコン膜からなるス
タックトキャパシタの第２の電極、９は眉間絶縁膜、１
０はボロンリンケイ酸ガラスから成る眉間絶縁膜、１１
はポリサイド膜から成るビット線を示している。
発明が解決しようとする課題
前記したスタックトキャパシタ型メモリセルを有する半
導体装置は、隣接するワード線上のスペースを有効に利
用することによりメモリセルのキャパシタの大容量化を
実現しているので短チャンネル化に因るホットエレクト
ロン，ホットホールに依る誤動作は防止されるが、メモ
リキャパシタの平面で見た占有面積を拡大する事なく、
より一層の大容量化を図ることができれば高密度化及び
高集積化する場合、更に有利になることは言う壕でもな
い。
導体装置は、隣接するワード線上のスペースを有効に利
用することによりメモリセルのキャパシタの大容量化を
実現しているので短チャンネル化に因るホットエレクト
ロン，ホットホールに依る誤動作は防止されるが、メモ
リキャパシタの平面で見た占有面積を拡大する事なく、
より一層の大容量化を図ることができれば高密度化及び
高集積化する場合、更に有利になることは言う壕でもな
い。
本発明は上記従来の課題を解決するもので、よ９一層の
大容量化を実現することの出来る半導体装置を提供する
ことを目的とする。
大容量化を実現することの出来る半導体装置を提供する
ことを目的とする。
課題を解決するための手段
本発明は、前記目的を達成するために、複数のフード線
と、該複数のフード線と交差するよう配置された複数の
ビット線と、該ワード線とピント線の交差部に設けられ
た１トランジスタ、１キャパシタ型メモリセルを有し、
該メモリセルのキャパシタは該メモリセルのトランジス
タのソース又はドレイ／領域及びフィールド酸化膜に接
し、且つ絶縁膜を介して該トランジスタのゲート部分上
、隣接ワード線上延在する第１の電極上と第１の電極上
に形成された誘電体膜及び該誘電体膜上の第２の電極か
ら構成され、前記メモリセルの第１の電極と接する部分
で該フィールド酸化膜に穴または溝が形成されているこ
とを特徴とする半導体装置である。
と、該複数のフード線と交差するよう配置された複数の
ビット線と、該ワード線とピント線の交差部に設けられ
た１トランジスタ、１キャパシタ型メモリセルを有し、
該メモリセルのキャパシタは該メモリセルのトランジス
タのソース又はドレイ／領域及びフィールド酸化膜に接
し、且つ絶縁膜を介して該トランジスタのゲート部分上
、隣接ワード線上延在する第１の電極上と第１の電極上
に形成された誘電体膜及び該誘電体膜上の第２の電極か
ら構成され、前記メモリセルの第１の電極と接する部分
で該フィールド酸化膜に穴または溝が形成されているこ
とを特徴とする半導体装置である。
作用
前記した手段によると、スタックトキャパシタの第１の
電極の接する部分のフィールド酸化膜に穴ｌたは溝を形
成することによう、スタックトキャパシタセルの平面で
見た面積を拡大することなく実際のスタックトキャパシ
タセルの面積を増加させ、同時に、スタックトキャパシ
タセルの大容量化を図ることができる。
電極の接する部分のフィールド酸化膜に穴ｌたは溝を形
成することによう、スタックトキャパシタセルの平面で
見た面積を拡大することなく実際のスタックトキャパシ
タセルの面積を増加させ、同時に、スタックトキャパシ
タセルの大容量化を図ることができる。
実施例
第１図は本発明の半導体装置に於ける一実施例を示す断
面図である。
面図である。
第１図において、１はシリコン基板、２はフィールド酸
化膜、３ａ及び３ｂはゲート酸化膜、４２Ｌ及び４ｂは
１層目多結晶シリコン膜から成るワード線、６は眉間絶
縁膜、６は２層目多結晶シリコン膜から成るスタックト
キャパシタの第１の電極、７は容量絶縁膜、８は３層目
多結晶シリコン膜からなるスタックトキャパシタの第２
の電極、９は眉間絶縁膜、１ｏはポロンリンケイ酸ガラ
スから成る眉間絶縁膜、１１はポリサイド膜から成るビ
ット線、１２＆及び１２ｂはソースまたはドレインとな
るｎ＋型拡散領域、１３はサイドウォール、１４はフィ
ールド酸化膜に形成された穴又は溝を示している。この
とき溝または穴の深さを５Ｑｎｍ〜１μ璽とすることで
、スタックトセルの段差を大きくするとともに、セル面
積を増加させている。
化膜、３ａ及び３ｂはゲート酸化膜、４２Ｌ及び４ｂは
１層目多結晶シリコン膜から成るワード線、６は眉間絶
縁膜、６は２層目多結晶シリコン膜から成るスタックト
キャパシタの第１の電極、７は容量絶縁膜、８は３層目
多結晶シリコン膜からなるスタックトキャパシタの第２
の電極、９は眉間絶縁膜、１ｏはポロンリンケイ酸ガラ
スから成る眉間絶縁膜、１１はポリサイド膜から成るビ
ット線、１２＆及び１２ｂはソースまたはドレインとな
るｎ＋型拡散領域、１３はサイドウォール、１４はフィ
ールド酸化膜に形成された穴又は溝を示している。この
とき溝または穴の深さを５Ｑｎｍ〜１μ璽とすることで
、スタックトセルの段差を大きくするとともに、セル面
積を増加させている。
以上の方法を用いれば、スタックトキャパシタは平面的
に見た面積を拡大する事なく実質的に大面積化、つ１り
大容量化を実現することができる。
に見た面積を拡大する事なく実質的に大面積化、つ１り
大容量化を実現することができる。
発明の効果
本発明による半導体装置を用いれば、スタックトキャパ
シタは平面的に見た面積を拡大する事なく実質的に大面
積化、つ１９大容量化を実現することができる。
シタは平面的に見た面積を拡大する事なく実質的に大面
積化、つ１９大容量化を実現することができる。
第１図は本発明の実施例における半導体装置を示す断面
図、第２図は従来の半導体装置を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３ａ ，３ｂ・・・・・・ゲート酸化膜、＋
ａ，４ｂ・・・・・・ワード線、６・・・・・・層間絶
縁膜、６・・・・・・スタックトキャパシタの第１の電
極、７・・・・・・容量絶縁膜、８・・・・・・スタッ
クトキャパシタの第２の電極、９・・・・・・層間絶縁
膜、１０・・・・・・層間絶縁膜、１１・・・・・・ビ
ット線、１２１Ｌ，１２ｂ・・・・・・拡散層領域、１
３・・・・・・サイドウォール、１４・・・・・・フィ
ールド酸化膜上に形威された穴又は溝。
図、第２図は従来の半導体装置を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３ａ ，３ｂ・・・・・・ゲート酸化膜、＋
ａ，４ｂ・・・・・・ワード線、６・・・・・・層間絶
縁膜、６・・・・・・スタックトキャパシタの第１の電
極、７・・・・・・容量絶縁膜、８・・・・・・スタッ
クトキャパシタの第２の電極、９・・・・・・層間絶縁
膜、１０・・・・・・層間絶縁膜、１１・・・・・・ビ
ット線、１２１Ｌ，１２ｂ・・・・・・拡散層領域、１
３・・・・・・サイドウォール、１４・・・・・・フィ
ールド酸化膜上に形威された穴又は溝。
Claims (2)
- （１）複数のワード線と、該複数のワード線と交差する
ように配置された複数のビット線と、該ワード線とビッ
ト線の交差部に設けられた１トランジスタ、１キャパシ
タ型メモリセルを有し、該メモリセルのキャパシタは該
メモリセルのトランジスタのソース又はドレイン領域及
びフィールド酸化膜に接し、且つ絶縁膜を介して該トラ
ンジスタのゲート部分上、隣接ワード線上に延在する第
１の電極と、該第１の電極上に設けられた誘電体膜及び
該誘電体膜上の第２の電極から構成され、前記メモリセ
ルの第１の電極と接する部分で該フィールド酸化膜に穴
または溝が形成されていることを特徴とする半導体装置
。 - （２）穴または溝の深さが、５０ｎｍ〜１μｍの範囲に
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151920A JPH0318055A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151920A JPH0318055A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318055A true JPH0318055A (ja) | 1991-01-25 |
Family
ID=15529090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151920A Pending JPH0318055A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735130A (ja) * | 1993-07-16 | 1995-02-03 | Shintouyou Roll Kk | ロ−ルの製造方法およびロ−ル |
| US10428576B2 (en) | 2017-03-22 | 2019-10-01 | Daifuku Co., Ltd. | Storage facility for object of paying of respects |
-
1989
- 1989-06-14 JP JP1151920A patent/JPH0318055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735130A (ja) * | 1993-07-16 | 1995-02-03 | Shintouyou Roll Kk | ロ−ルの製造方法およびロ−ル |
| US10428576B2 (en) | 2017-03-22 | 2019-10-01 | Daifuku Co., Ltd. | Storage facility for object of paying of respects |
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