JPH03180774A - 回路検証装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回路検証装置に関し、特にそのデータ人力／
出力回路の構成に関する。

〔従来の技術〕

従来、ゲートアレイ・スタンダードセル等のセミカスタ
ムＬＳＩの開発は、コンピュータ上での回路検証、すな
わち回路動作の確認を行った後、その回路接続情報に基
づき、ＬＳＩサンプルを製造し、評価ボードとなるセミ
カスタムＬＳＩ搭載ボードに搭載して、ＬＳＩの最終機
能チエツクを行っていた。

〔発明が解決しようとする課題〕

上述した従来の最終回路検証方法は、サンプル製造によ
り初めて実機ボード上でその動作確認が可能となるため
、長期の開発時間を要するという欠点があった。

本発明の目的は、このような欠点を除き、コンピユータ
上での回路検証終了後、直ちに実機ボード上で製造予定
ＬＳＩの動作確認を可能とした回路検証装置を提供する
ことにある。

〔課題を解決するための手段〕

本発明の回路検証装置の構成は、回路検証を行うべきＬ
ＳＩと接続されるソケット部と、このソケット部からの
入出力データを記憶する入力および出力メモリ部と、こ
のメモリ部からの出力をラッチする出力ラッチ部と、こ
の出力ラッチ部からのラッチデータを出力すると共に処
理データを入力する追加ボードと、この追加ボードと接
続され回路検証処理を行い前記処理データを出力する前
記追加ボードからのデータをラッチする入力ラッチ部と
、この人力ラッチ部からのデータと前記入力メモリ部か
らのデータを比較して不一致信号を前記ソケットに出力
する比較部と、前記メモリ部、前記出力ラッチ部および
前記入力ラッチ部の各タイミングを出力するタイミング
制御部とを備えることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して・説明する。

第１図は本発明の一実施例に用いるデータバッファボー
ドのブロック図、第２図は第１図を用いたシステムの模
式的構成図である。このシステムは、コンピュータ本体
１．追加ボード２．データバッファボード３．ソケット
４から構成される。

コンピュータ本体上に於いて、ゲートアレイ開発用回路
図及びテストパターンが入力され、回路検証（シミュレ
ーション）が行われる。追加ボード２はテストパターン
データ等をコンピュータ本体１に入力／出力させるボー
ドであり、データバッファボード３はテストパターンを
ディジタル信号化し格納するボードであり、ソケット４
はデータバッファボード３内のテストパターン情報を実
機（評価）ボードへ入力／出力させるソケットであ・る
。これらの接続にケーブル５．６が用いられ、テストパ
ターン情報を伝達する。

第２図のデータバッファボードのブロック図において、
入力メモリ１２．出カメモリ１３にコンピュータ本体１
からのテストパターン情報を格納させる。入力メモリ１
２内のデータはタイミング制御部■０の制御により逐次
入力データを比較部８に出力する。ケーブル６より入力
されたデータは、入力ラッチ９にてタイミング制御部Ｉ
Ｏの制御によりラッチされ入力メモリ１２の出力データ
と比較部８にて比較される。出力メモリ１３内のデータ
はタイミング制御部１０の制御により出力ラッチ１１に
ラッチされ、ケーブル６に出力される。

第３図は第１図、第２図の動作を説明するテストパター
ン図である。コンピュータ本体上に入力された信号は、
入力（Ａ、Ｂ）、出力（Ｃ，Ｄ）各々“１″又は０”の
２値データに変換され、データバッファボード３に格納
される。

この場合の回路検証は、コンピュータ本体１上にて回路
図及びテストパターン（第３図〉により行われ、動作確
認が終了した場合には、テストパターン情報を追加ボー
ド２を経てデータバッファボード３に転送する。データ
バッファボード３を予め実機ボードにソケット４を経て
装着しておくことにより、タイミング制御部１０により
出カバターンデータが出力ラッチ１１により、入力デー
タが入力ラッチ９にてラッチされ、比較部８にて入カバ
ターンとの比較が行われる。この比較により不一致が発
生した場合には、追加ボード２を経てコンピュータ本体
上へ不一致が伝達される。

〔発明の効果〕

以上説明したように本発明は、コンピュータ本体上で確
認されたテストパターン情報を使い実機ボード上での動
作確認を行うことにより、ＬＳＩサンプルでの動作確認
を不要とし、ＬＳＩ開発期間を大幅に短縮できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデータバッファボード周辺
のブロック図、第２図は第１図を含むシステムの模式的
構成図、第３図は第１図、第２図の動作を説明するテス
トパターン図である９１・・・コンピュータ本体、２・
・・追加ボード、３・・・データバッファボード、４・
・・ソケット、５・・・ケーブル、６・・・ケーブル、
７・・・不一致ケーブル、８・・・比較部、９・・・入
力ラッチ、１０・・・タイミング制御部、１１・・・出
力ラッチ、１２・・・入力メモリ、１３・・・出力メモ
リ。

Claims (1)

【特許請求の範囲】
1. 回路検証を行うべきＬＳＩと接続されるソケット部と、
   このソケット部からの入出力データを記憶する入力およ
   び出力メモリ部と、このメモリ部からの出力をラッチす
   る出力ラッチ部と、この出力ラッチ部からのラッチデー
   タを出力すると共に処理データを入力する追加ボードと
   、この追加ボードと接続され回路検証処理を行い前記処
   理データを出力する前記追加ボードからのデータをラッ
   チする入力ラッチ部と、この入力ラッチ部からのデータ
   と前記入力メモリ部からのデータを比較して不一致信号
   を前記ソケットに出力する比較部と、前記メモリ部、前
   記出力ラッチ部および前記入力ラッチ部の各タイミング
   を出力するタイミング制御部とを備えることを特徴とす
   る回路検証装置。