JPH03181138A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPH03181138A JPH03181138A JP1322303A JP32230389A JPH03181138A JP H03181138 A JPH03181138 A JP H03181138A JP 1322303 A JP1322303 A JP 1322303A JP 32230389 A JP32230389 A JP 32230389A JP H03181138 A JPH03181138 A JP H03181138A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
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- H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は化合物半導体装置に関し、特に、化合物半導
体の電極を接地するためのバイアホール部の改良に関す
るものである。
体の電極を接地するためのバイアホール部の改良に関す
るものである。
従来の技術における化合物半導体装置のバイアホールに
ついて図を用いて説明する。
ついて図を用いて説明する。
第５図はバイアホールを備えた化合物電界効果トランジ
スタ（以下、ＦＥＴと記す）の断面図である。図におい
て、ｌは半絶縁性化合物半導体基板、２はイオン注入法
あるいはエピタキシャル成長法によって形成された活性
層、３はゲート電極、４はソース電極、５はドレイン電
極、６はソース電極４の下部から基＋７ｉ １の裏面に
達するバイアホール、７はソース電極４と基板裏面とを
電気的に接続するためのバイアホール内壁に形成した金
属層である。
スタ（以下、ＦＥＴと記す）の断面図である。図におい
て、ｌは半絶縁性化合物半導体基板、２はイオン注入法
あるいはエピタキシャル成長法によって形成された活性
層、３はゲート電極、４はソース電極、５はドレイン電
極、６はソース電極４の下部から基＋７ｉ １の裏面に
達するバイアホール、７はソース電極４と基板裏面とを
電気的に接続するためのバイアホール内壁に形成した金
属層である。
一般的にＧａＡｓに代表される化合物ＦＥＴは高周波動
作が可能なデバイスとして開発が進められているが、Ｆ
ＥＴの高周波特性を良好に保つためには例えばソース接
地回路で使われる場合、接地インダクタンスを低減する
ために、ＦＥＴのソース電極をできるだけ短距離で接地
面（多くは半導体素子の裏面を接着したバケージの一生
面）に接続しなければならない。そのためにバイアホー
ルと呼ばれる孔を半導体基板に開孔し、その内壁に被着
させた金属を介してソース電極を直接接地する構造が実
施されている。
作が可能なデバイスとして開発が進められているが、Ｆ
ＥＴの高周波特性を良好に保つためには例えばソース接
地回路で使われる場合、接地インダクタンスを低減する
ために、ＦＥＴのソース電極をできるだけ短距離で接地
面（多くは半導体素子の裏面を接着したバケージの一生
面）に接続しなければならない。そのためにバイアホー
ルと呼ばれる孔を半導体基板に開孔し、その内壁に被着
させた金属を介してソース電極を直接接地する構造が実
施されている。
第５図に示した構造におけるバイアホール６は、半導体
基板の一生面上にＦＥＴを形成した後、例えば基板１の
裏面から酒石酸等を用いたウェットエツチングによって
表面のソース電極４に達するまで開孔し、メツキあるい
はスパッタ蒸着法などによりバイアホール６の内壁と基
板１の裏面にＡｕＧｅ等の金属７を被着させて完成する
ものである。
基板の一生面上にＦＥＴを形成した後、例えば基板１の
裏面から酒石酸等を用いたウェットエツチングによって
表面のソース電極４に達するまで開孔し、メツキあるい
はスパッタ蒸着法などによりバイアホール６の内壁と基
板１の裏面にＡｕＧｅ等の金属７を被着させて完成する
ものである。
従来技術によるＦＥＴのバイアホール６は以上の様に構
成されているので、バイアホール６形成部においては半
導体素子の表と裏の間が厚さ１ミクロン以下の薄いソー
ス電極金属４で隔てられているにすぎない。そのため第
６図に示した様に、半導体チップをパッケージ８に組み
立てる時、用いた半田９によってソース電極４が溶融し
て半田９が表側にあふれ出し、ＦＥＴを破壊してしまう
という問題点があった。
成されているので、バイアホール６形成部においては半
導体素子の表と裏の間が厚さ１ミクロン以下の薄いソー
ス電極金属４で隔てられているにすぎない。そのため第
６図に示した様に、半導体チップをパッケージ８に組み
立てる時、用いた半田９によってソース電極４が溶融し
て半田９が表側にあふれ出し、ＦＥＴを破壊してしまう
という問題点があった。
また、このような構造のものにおいてはホール内壁金属
７が活性層２に対しオーミツ′り接触可能であればソー
ス電極４は不用のものであり、この場合、ＦＥＴチフプ
サイズの縮小化、集積度の向上を達成するにはソース電
極４を排除する事が非常に有効であるにもかかわらず、
従来の技術においてはこのソース電極４は排除できない
ものであった。なぜならバイアホール６のエツチングは
上述のように酒石酸等を用いたウェフトエツチング法に
よるためエッチレートやパターン精度の制御性が悪く、
そのため基板１裏側からエツチングを行って、基板表面
側に達した時にソース電極４にエツチングストッパとし
ての役割を担わせなければならないからである。
７が活性層２に対しオーミツ′り接触可能であればソー
ス電極４は不用のものであり、この場合、ＦＥＴチフプ
サイズの縮小化、集積度の向上を達成するにはソース電
極４を排除する事が非常に有効であるにもかかわらず、
従来の技術においてはこのソース電極４は排除できない
ものであった。なぜならバイアホール６のエツチングは
上述のように酒石酸等を用いたウェフトエツチング法に
よるためエッチレートやパターン精度の制御性が悪く、
そのため基板１裏側からエツチングを行って、基板表面
側に達した時にソース電極４にエツチングストッパとし
ての役割を担わせなければならないからである。
この発明は上記のような問題点を解消するためになされ
たもので、半導体チップをパフケージに組み立てる時、
半田の漏れによるＦＥＴの破壊を防止できるとともに、
チップサイズの縮小化を図ることができる化合物半導体
装置を提供するとともに、より制御性の良い製造方法に
より得られる化合物半導体装置を提供するものである。
たもので、半導体チップをパフケージに組み立てる時、
半田の漏れによるＦＥＴの破壊を防止できるとともに、
チップサイズの縮小化を図ることができる化合物半導体
装置を提供するとともに、より制御性の良い製造方法に
より得られる化合物半導体装置を提供するものである。
この発明に係る化合物半導体装置は、制御性の良好なド
ライエツチング技術を利用して、バイアホールエツチン
グを化合物半導体基板裏面からＦＥＴの活性層まで達し
た時点で停止し、活性層に対しオーミック接触可能な金
属をホール内壁に被着させるようにしたものである。
ライエツチング技術を利用して、バイアホールエツチン
グを化合物半導体基板裏面からＦＥＴの活性層まで達し
た時点で停止し、活性層に対しオーミック接触可能な金
属をホール内壁に被着させるようにしたものである。
また、さらには、上記化合物半導体基板上にＡｌを含む
化合物半導体からなる層を設け、上記バイアホールの開
孔を基板の裏面から上記Ａｌを含む化合物半導体層に達
した時点でエツチングが停止するドライエツチングによ
り形成したものである。
化合物半導体からなる層を設け、上記バイアホールの開
孔を基板の裏面から上記Ａｌを含む化合物半導体層に達
した時点でエツチングが停止するドライエツチングによ
り形成したものである。
この発明においては、バイアホールを備えたＦＥＴにお
いて、該バイアホールを基板裏面から活性層まで達する
ものとしたので、半導体チップをパ１．ケージに組み立
てた際に、半田が半導体基板を貫通してチップ表面にあ
ふれ出すという問題はない、また、活性層に対しオーミ
ック接触可能な金属をホール内壁に被着させるようにし
たので、ホール裏壁をソース電極あるいはドレイン電極
として使用することができ、チップ表面側のソース電極
あるいはドレイン電極を排除でき、チップ面積の縮小化
が実現できる。また、さらには基板上にＡｊ２を含む化
合物半導体層を設け、ドライエツチングにより基板の裏
面から上記Ａｌを含む化合物半導体層をエッチングス）
７バ層としてバイアホールを形成したので、制御性のよ
いエッチングが実現できる。
いて、該バイアホールを基板裏面から活性層まで達する
ものとしたので、半導体チップをパ１．ケージに組み立
てた際に、半田が半導体基板を貫通してチップ表面にあ
ふれ出すという問題はない、また、活性層に対しオーミ
ック接触可能な金属をホール内壁に被着させるようにし
たので、ホール裏壁をソース電極あるいはドレイン電極
として使用することができ、チップ表面側のソース電極
あるいはドレイン電極を排除でき、チップ面積の縮小化
が実現できる。また、さらには基板上にＡｊ２を含む化
合物半導体層を設け、ドライエツチングにより基板の裏
面から上記Ａｌを含む化合物半導体層をエッチングス）
７バ層としてバイアホールを形成したので、制御性のよ
いエッチングが実現できる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の第１の実施例による化合物半導体装置
を示す図あり、図において、１はＧａＡＳ等からなる半
絶縁性化合物半導体基板、２はイオン注入法あるいはエ
ピタキシャル成長法により形成した活性層、３は活性層
２上に形成したＦＥＴのゲート電極、４はソース電極、
５はドレイン電極、６は本発明に係る基板１の裏側から
活性層２にまで達するバイアホール、７はバイアホール
６の内壁及び基板１の裏側全面に被着した活性層２に対
しオーミック接続を有する金属層である。
を示す図あり、図において、１はＧａＡＳ等からなる半
絶縁性化合物半導体基板、２はイオン注入法あるいはエ
ピタキシャル成長法により形成した活性層、３は活性層
２上に形成したＦＥＴのゲート電極、４はソース電極、
５はドレイン電極、６は本発明に係る基板１の裏側から
活性層２にまで達するバイアホール、７はバイアホール
６の内壁及び基板１の裏側全面に被着した活性層２に対
しオーミック接続を有する金属層である。
次に製造方法について第３図を用いて説明する。
まず、例えば基板厚が２００μｍ以下のＧａＡＳ等の半
絶縁性化合物半導体基板１の第１の主面（表面）上にイ
オン注入法あるいはエピタキシャル層成長法を用い、１
０′７〜１ＯＩｌｌｉｏｎｓ−ｃｌｌｌ−３の不純物濃
度にＳｉ等のｎ型不純物を含む活性層２を形成する（第
３図（ａ））。
絶縁性化合物半導体基板１の第１の主面（表面）上にイ
オン注入法あるいはエピタキシャル層成長法を用い、１
０′７〜１ＯＩｌｌｉｏｎｓ−ｃｌｌｌ−３の不純物濃
度にＳｉ等のｎ型不純物を含む活性層２を形成する（第
３図（ａ））。
続いて、基板１の第２の主面（裏面）側より活性層２に
達するまでプラズマエツチングによりバイアホール６を
開孔し、そのホール内壁と基板裏面全面に活性層２とオ
ーミック接触を形成するＡｕＧｅ合金、ＡｕＧｅ／Ｎｉ
／Ａｕ等の金属７を蒸着、スパッタあるいはメツキ等の
方法により被着させる（第３図（ｂｌ）。
達するまでプラズマエツチングによりバイアホール６を
開孔し、そのホール内壁と基板裏面全面に活性層２とオ
ーミック接触を形成するＡｕＧｅ合金、ＡｕＧｅ／Ｎｉ
／Ａｕ等の金属７を蒸着、スパッタあるいはメツキ等の
方法により被着させる（第３図（ｂｌ）。
次いで、通常のフォトリソグラフィー技術により基板表
面側にドレイン電極５．及びソース電極を例えばＡ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ等の金属で形成した
後、４００度で約３分の熱処理を施し、これにより活性
層２に対してホール内壁金属７及びドレイン電極５及び
ソース電極４がオーミック接続となるようにする（第３
図（Ｃ））。
面側にドレイン電極５．及びソース電極を例えばＡ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ等の金属で形成した
後、４００度で約３分の熱処理を施し、これにより活性
層２に対してホール内壁金属７及びドレイン電極５及び
ソース電極４がオーミック接続となるようにする（第３
図（Ｃ））。
最後にフォトリソグラフィー技術を用いて活性層２をリ
セスエッチングした後、該リセス開孔部にゲート電極３
を形成し、ＦＥＴを完成する（第３図（ｄ））。
セスエッチングした後、該リセス開孔部にゲート電極３
を形成し、ＦＥＴを完成する（第３図（ｄ））。
このような本実施例によれば、制御性の良好なドライエ
ツチング技術を利用して、バイアホールエツチングを基
板裏面からＦＥＴの活性層まで達した時点で停止し、バ
イアホールを基板表面に達するまで開孔しないようにし
たので、ＦＥＴをパッケージに組み立てる時に、半田が
バイアホールから基板表面に溢れ出すようなことはなく
、ＦＥＴが破壊される恐れがない。
ツチング技術を利用して、バイアホールエツチングを基
板裏面からＦＥＴの活性層まで達した時点で停止し、バ
イアホールを基板表面に達するまで開孔しないようにし
たので、ＦＥＴをパッケージに組み立てる時に、半田が
バイアホールから基板表面に溢れ出すようなことはなく
、ＦＥＴが破壊される恐れがない。
また、バイアホール６の内壁に活性層に対しオーミンク
接触可能な例えばＡｕＧｅ合金７等を被着させるように
したので、ホール内壁に設けた金属７をソース電極とし
て使用することができる。
接触可能な例えばＡｕＧｅ合金７等を被着させるように
したので、ホール内壁に設けた金属７をソース電極とし
て使用することができる。
従って、上記実施例では基板の表面にソース電極４を有
するものについて説明したが、これは必要に応じて省略
してもよい。
するものについて説明したが、これは必要に応じて省略
してもよい。
即ち、第２図は本発明の第２の実施例による半導体装置
を示しており、これは第１図におけるソース電極４を排
除し、ＦＥＴ表面を覆うように設けた絶縁膜ｌＯの上に
配線金属１を具備させたものである。本実施例において
はバイアホール６の内壁の金属７がＦＥＴのソース電極
としての役割を担っており、第１図におけるソース電極
４のスペースは基板上に形成されたＦＥＴを含む集積回
路の配線パターンのスペースとして利用されている。従
ってこの場合には、上記実施例の効果に加えてＦＥＴチ
ップサイズの縮小化、集積度の向上を達成できるという
利点を有している。
を示しており、これは第１図におけるソース電極４を排
除し、ＦＥＴ表面を覆うように設けた絶縁膜ｌＯの上に
配線金属１を具備させたものである。本実施例において
はバイアホール６の内壁の金属７がＦＥＴのソース電極
としての役割を担っており、第１図におけるソース電極
４のスペースは基板上に形成されたＦＥＴを含む集積回
路の配線パターンのスペースとして利用されている。従
ってこの場合には、上記実施例の効果に加えてＦＥＴチ
ップサイズの縮小化、集積度の向上を達成できるという
利点を有している。
次に本発明の第３の実施例を第４図（ａ）、 （ｂ）を
用いて説明する。
用いて説明する。
本実施例は上記実施例におけるエツチング深さの制御が
、エツチングレートとエツチング時間の制御によっての
み遠戚されるのに対し、より確実なエツチングの終点の
制御方法を提供するものである。これは塩素系のエツチ
ングガスに微量（１％以下）の酸素を混合させたものを
用いるとＧａＡｓに対するＡｊ２ＧａＡｓ、ＡｌＡｓ等
のＡＡを含む化合物半導体のエツチングレートが１／１
００以下になる現象を利用したものであり、そのため、
エピタキシャル法によって形成したＦＥＴの活性層２の
第１層（最下層）にＡｉ！ＧａＡｓあるいはＡｊ！Ａｓ
からなる薄層１２を挿入したものである。
、エツチングレートとエツチング時間の制御によっての
み遠戚されるのに対し、より確実なエツチングの終点の
制御方法を提供するものである。これは塩素系のエツチ
ングガスに微量（１％以下）の酸素を混合させたものを
用いるとＧａＡｓに対するＡｊ２ＧａＡｓ、ＡｌＡｓ等
のＡＡを含む化合物半導体のエツチングレートが１／１
００以下になる現象を利用したものであり、そのため、
エピタキシャル法によって形成したＦＥＴの活性層２の
第１層（最下層）にＡｉ！ＧａＡｓあるいはＡｊ！Ａｓ
からなる薄層１２を挿入したものである。
本実施例の製造方法について説明すると、まずＧａＡｓ
等の半絶縁性化合物半導体基板１の第１の主面上に、厚
さ１００〜１ＯＯＯ人のＡｌＧａＡｓ又はＡ、ｉ！Ａｓ
混晶層１２をＭ Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法等を用いてエピタキシャル成
長し、更にその上にＳｉ等の不純物を所望量９例えば１
０ ”〜１０ ”ｔｏｎｓ−ｃｏ＋−３ドープした活性
層２をエピタキシャル成長する。次にこのように形成し
た基板に対し上記実施例と同様に、Ｃ１ｔ。
等の半絶縁性化合物半導体基板１の第１の主面上に、厚
さ１００〜１ＯＯＯ人のＡｌＧａＡｓ又はＡ、ｉ！Ａｓ
混晶層１２をＭ Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法等を用いてエピタキシャル成
長し、更にその上にＳｉ等の不純物を所望量９例えば１
０ ”〜１０ ”ｔｏｎｓ−ｃｏ＋−３ドープした活性
層２をエピタキシャル成長する。次にこのように形成し
た基板に対し上記実施例と同様に、Ｃ１ｔ。
ＢＣｆｆ、等の塩素系のガスに微量（１％以下）の酸素
を混合したエツチングガスを用いたプラズマエツチング
により基板裏面からエツチング開孔する（第４図（ａ）
）、この時、混晶層１２はエツチングストソバとして有
効に作用する。
を混合したエツチングガスを用いたプラズマエツチング
により基板裏面からエツチング開孔する（第４図（ａ）
）、この時、混晶層１２はエツチングストソバとして有
効に作用する。
続いて上記実施例と同様にホール内壁に活性層２とオー
ミック接触する金属７を設けるとともに基板表面にドレ
イン電極５を形成しく第４図（ｂ））、最後にゲート電
極を形成してＦＥＴを完成する（図示せず）。
ミック接触する金属７を設けるとともに基板表面にドレ
イン電極５を形成しく第４図（ｂ））、最後にゲート電
極を形成してＦＥＴを完成する（図示せず）。
このような本実施例においては、活性層２の最下面にＧ
ａＡｓ基板１に対するエツチングレートが１／１００以
下のＡｌＧａＡｓ又はＡｊｉ！Ａｓ混晶層１２を設けた
ので、エツチングの終点制御を容易に行うことができ、
活性層２に達するバイアホール６を制御性よく形成でき
る。
ａＡｓ基板１に対するエツチングレートが１／１００以
下のＡｌＧａＡｓ又はＡｊｉ！Ａｓ混晶層１２を設けた
ので、エツチングの終点制御を容易に行うことができ、
活性層２に達するバイアホール６を制御性よく形成でき
る。
なお、上記実施例ではバイアホール６は活性層２の最下
面に達するように形成したが、これは素子の動作に影響
がない程度であれば、活性層２内に達して形成してもよ
い。
面に達するように形成したが、これは素子の動作に影響
がない程度であれば、活性層２内に達して形成してもよ
い。
また、本実施例はエピタキシャル成長法により基板ｌの
主表面に順次ＡｌＧａＡｓ又はＡＩＡｓｒ！１２．及び
活性１５２を形成する工程を含んでいる点から、ヘテロ
エピタキシャル技術を用いて製造する高電子移動度トラ
ンジスタ（ＨＥＭＴ）等のＦＥＴに適用すると特に有効
であり、その場合別途にエピタキシャル成長のための装
置を設ける必要がなく、ヘテロエピタキシャル製造装置
で容易にＡｌＧａＡｓ又はＡｌＡｓ層２活性層を形成で
きる。
主表面に順次ＡｌＧａＡｓ又はＡＩＡｓｒ！１２．及び
活性１５２を形成する工程を含んでいる点から、ヘテロ
エピタキシャル技術を用いて製造する高電子移動度トラ
ンジスタ（ＨＥＭＴ）等のＦＥＴに適用すると特に有効
であり、その場合別途にエピタキシャル成長のための装
置を設ける必要がなく、ヘテロエピタキシャル製造装置
で容易にＡｌＧａＡｓ又はＡｌＡｓ層２活性層を形成で
きる。
なお、以上の実施例では基板１の裏面から活性Ｎ２に達
するようにバイアホール６を形成した後、基板表面にド
レインを極５．ゲート電極３を形成するようにしたが、
本発明はこの製造方法に限定されるものではなく、基板
表面に各電極を形成した後にバイアホール６を形成する
ようにしてもよい。
するようにバイアホール６を形成した後、基板表面にド
レインを極５．ゲート電極３を形成するようにしたが、
本発明はこの製造方法に限定されるものではなく、基板
表面に各電極を形成した後にバイアホール６を形成する
ようにしてもよい。
また、以上の実施例は本発明をリセスゲート型ＦＥＴに
適用した例を示したが、本発明は耐熱ゲート型ＦＥＴに
通用することも十分可能である。
適用した例を示したが、本発明は耐熱ゲート型ＦＥＴに
通用することも十分可能である。
この発明に係る化合物半導体装置は、制御性の良好なド
ライエツチング技術を利用して、バイアホールエツチン
グを基板裏面からＦＥＴの活性層まで達した時点で停止
し、活性層に対しオー電ツク接触可能な例えばＡｕＧｅ
合金等をホール内壁に被着させ熱処理を施すことにより
このホール内壁をソース電極としても利用するようにし
たので、半導体チップをパッケージに組み立てる時に半
田がバイアホール６内から溢れ出してＦＥＴを破壊する
恐れがなく、しかもソース電極を省略できるので、チッ
プ面積を縮小することができ、素子の集積化、高密度化
を図ることができる効果がある。
ライエツチング技術を利用して、バイアホールエツチン
グを基板裏面からＦＥＴの活性層まで達した時点で停止
し、活性層に対しオー電ツク接触可能な例えばＡｕＧｅ
合金等をホール内壁に被着させ熱処理を施すことにより
このホール内壁をソース電極としても利用するようにし
たので、半導体チップをパッケージに組み立てる時に半
田がバイアホール６内から溢れ出してＦＥＴを破壊する
恐れがなく、しかもソース電極を省略できるので、チッ
プ面積を縮小することができ、素子の集積化、高密度化
を図ることができる効果がある。
また、ＦＥＴ活性層内あるいは活性層の最下層にＡｌＧ
ａＡｓ、ＡｌＡｓ等を挿入し、バイアホールのエツチン
グに、塩素系ガスに微量の酸素を含ませたものをエツチ
ングガスとしたドライエツチングを用いたものにおいて
は、より確実なエツチング終点を得ることができ、エツ
チングを所望の位置で容易に停止できるので、プロセス
の安定化が達成できる効果がある。
ａＡｓ、ＡｌＡｓ等を挿入し、バイアホールのエツチン
グに、塩素系ガスに微量の酸素を含ませたものをエツチ
ングガスとしたドライエツチングを用いたものにおいて
は、より確実なエツチング終点を得ることができ、エツ
チングを所望の位置で容易に停止できるので、プロセス
の安定化が達成できる効果がある。
第１図は本発明の第１の実施例による化合物半導体装置
の断面図、第２図は本発明の第２の実施例による化合物
半導体装置の断面図、第３図は第１図の化合物半導体装
置の製造工程を示す図、第４図は本発明の第３の実施例
による化合物半導体装置の製造工程を示す図、第５図は
本発明の従来例による化合物半導体装置の断面図、第６
図は従来の技術による化合物半導体装置をパフケージに
組立てた時の断面図である。 １は半絶縁性化合物半導体基板、２はイオン注入法ある
いはエピタキシャル成長性によって形成した活性層、３
はＦＥＴのゲート電極、４はＦＥＴのソース電極、５は
ＦＥＴのドレイン電極、６はＦＥＴのバイアホール開孔
部、７はバイアホール内壁の金属層、８はパッケージ、
９は組立に用いる半田、１０はＦＥＴの表面を覆う絶縁
膜層、１）はＦＥＴ又は集積回路の配線金属層、１２は
ＡｌＧａＡｓ又はＡｇＡｓ混晶層である。 なお図中同一符号は同−又は相当部分を示す。
の断面図、第２図は本発明の第２の実施例による化合物
半導体装置の断面図、第３図は第１図の化合物半導体装
置の製造工程を示す図、第４図は本発明の第３の実施例
による化合物半導体装置の製造工程を示す図、第５図は
本発明の従来例による化合物半導体装置の断面図、第６
図は従来の技術による化合物半導体装置をパフケージに
組立てた時の断面図である。 １は半絶縁性化合物半導体基板、２はイオン注入法ある
いはエピタキシャル成長性によって形成した活性層、３
はＦＥＴのゲート電極、４はＦＥＴのソース電極、５は
ＦＥＴのドレイン電極、６はＦＥＴのバイアホール開孔
部、７はバイアホール内壁の金属層、８はパッケージ、
９は組立に用いる半田、１０はＦＥＴの表面を覆う絶縁
膜層、１）はＦＥＴ又は集積回路の配線金属層、１２は
ＡｌＧａＡｓ又はＡｇＡｓ混晶層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）化合物半導体基板の第１の主面に少なくとも電界
効果トランジスタのゲート電極と、ドレイン電極あるい
はソース電極を備えた化合物半導体装置において、 上記化合物半導体基板の第２の主面から上記電界効果ト
ランジスタの活性層に達し、かつ、第１の主面にまでは
達しないように形成された孔と、該孔の内壁と上記基板
の第２の主面とに渡って形成された、上記活性層とオー
ミック接触を有する金属層とを備えたことを特徴とする
化合物半導体装置 - （２）請求項１記載の化合物半導体装置は、上記化合物
半導体基板の活性層内あるいは該活性層の最下面に隣接
して、Ａｌを含む化合物半導体からなる層を有し、 かつ、上記孔は上記基板の第２の主面からドライエッチ
ングにより上記Ａｌを含む化合物半導体層をストッパ層
として形成されたものであることを特徴とする化合物半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322303A JPH03181138A (ja) | 1989-12-11 | 1989-12-11 | 化合物半導体装置 |
| EP19900313071 EP0432948A3 (en) | 1989-12-11 | 1990-11-30 | Compound semiconductor device and production method thereof |
| US07/813,479 US5236854A (en) | 1989-12-11 | 1991-12-26 | Compound semiconductor device and method for fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322303A JPH03181138A (ja) | 1989-12-11 | 1989-12-11 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181138A true JPH03181138A (ja) | 1991-08-07 |
Family
ID=18142127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322303A Pending JPH03181138A (ja) | 1989-12-11 | 1989-12-11 | 化合物半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0432948A3 (ja) |
| JP (1) | JPH03181138A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295073A (ja) * | 2005-04-14 | 2006-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008072028A (ja) * | 2006-09-15 | 2008-03-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2008096521A1 (ja) * | 2007-02-07 | 2008-08-14 | Nec Corporation | 半導体装置 |
| US8020983B2 (en) | 2007-03-07 | 2011-09-20 | Ricoh Company, Ltd. | Image forming apparatus |
| JP5383652B2 (ja) * | 2008-03-04 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ及びその製造方法 |
| KR20200095572A (ko) | 2018-02-01 | 2020-08-10 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970000538B1 (ko) * | 1993-04-27 | 1997-01-13 | 엘지전자 주식회사 | 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4519128A (en) * | 1983-10-05 | 1985-05-28 | International Business Machines Corporation | Method of making a trench isolated device |
| US4537654A (en) * | 1983-12-09 | 1985-08-27 | Trw Inc. | Two-gate non-coplanar FET with self-aligned source |
| JPS6159782A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-12-11 JP JP1322303A patent/JPH03181138A/ja active Pending
-
1990
- 1990-11-30 EP EP19900313071 patent/EP0432948A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8020983B2 (en) | 2007-03-07 | 2011-09-20 | Ricoh Company, Ltd. | Image forming apparatus |
| JP5383652B2 (ja) * | 2008-03-04 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタ及びその製造方法 |
| KR20200095572A (ko) | 2018-02-01 | 2020-08-10 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그의 제조 방법 |
| CN111656498A (zh) * | 2018-02-01 | 2020-09-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| US11205704B2 (en) | 2018-02-01 | 2021-12-21 | Mitsubishi Electric Corporation | Semiconductor device and production method therefor |
| CN111656498B (zh) * | 2018-02-01 | 2024-01-16 | 三菱电机株式会社 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0432948A2 (en) | 1991-06-19 |
| EP0432948A3 (en) | 1991-09-25 |
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