JPH05206168A - パワー電界効果トランジスタの製造方法 - Google Patents
パワー電界効果トランジスタの製造方法Info
- Publication number
- JPH05206168A JPH05206168A JP1433992A JP1433992A JPH05206168A JP H05206168 A JPH05206168 A JP H05206168A JP 1433992 A JP1433992 A JP 1433992A JP 1433992 A JP1433992 A JP 1433992A JP H05206168 A JPH05206168 A JP H05206168A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- gate electrode
- field effect
- effect transistor
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000005669 field effect Effects 0.000 title claims abstract description 10
- 239000013078 crystal Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 210000003754 fetus Anatomy 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 パワー電界効果トランジスタ（ＦＥＴ）のし
きい値電圧が不安定になることなく、ＦＥＴ特性へ与え
る表面の影響を低減することができるＦＥＴの製造方法
を提供する。 【構成】 半導体基板１上に能動層２を形成し、この能
動層２上にゲート電極３を選択的に形成する。その後、
ゲート電極３の両側部の能動層２上に高抵抗の結晶層４
を形成し、この高抵抗の結晶層４上にオーミック電極５
を選択的に形成する。
きい値電圧が不安定になることなく、ＦＥＴ特性へ与え
る表面の影響を低減することができるＦＥＴの製造方法
を提供する。 【構成】 半導体基板１上に能動層２を形成し、この能
動層２上にゲート電極３を選択的に形成する。その後、
ゲート電極３の両側部の能動層２上に高抵抗の結晶層４
を形成し、この高抵抗の結晶層４上にオーミック電極５
を選択的に形成する。
Description
【０００１】
【産業上の利用分野】本発明はパワー電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
【０００２】
【従来の技術】マイクロ波帯のパワー電界効果トランジ
スタ（以下、ＦＥＴという）において、電子速度が速い
ＧａＡｓ等の化合物半導体を使用したＦＥＴが研究開発
され、実用化されている。このＦＥＴは能動層上におけ
るゲート電極の両側部の領域に高抵抗の結晶層を形成
し、ＦＥＴ特性に及ぼす表面の影響を少なくする構造が
使用されている。
スタ（以下、ＦＥＴという）において、電子速度が速い
ＧａＡｓ等の化合物半導体を使用したＦＥＴが研究開発
され、実用化されている。このＦＥＴは能動層上におけ
るゲート電極の両側部の領域に高抵抗の結晶層を形成
し、ＦＥＴ特性に及ぼす表面の影響を少なくする構造が
使用されている。
【０００３】図４乃至図７は、従来のＦＥＴの製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【０００４】先ず、図４に示すように、半導体基板１１
上に、ｎ型の能動層１２を形成し、この能動層１２上の
全面に高抵抗の結晶層１４を形成する。
上に、ｎ型の能動層１２を形成し、この能動層１２上の
全面に高抵抗の結晶層１４を形成する。
【０００５】次に、図５に示すように、高抵抗の結晶層
１４上に、絶縁膜１６を形成した後、そのゲート電極形
成予定領域を開口する。
１４上に、絶縁膜１６を形成した後、そのゲート電極形
成予定領域を開口する。
【０００６】次に、図６に示すように、開口が形成され
た絶縁膜１６をマスクとして結晶層１４をエッチングす
ることにより、絶縁膜１６に覆われていない開口部領域
の高抵抗結晶層１４を除去する。
た絶縁膜１６をマスクとして結晶層１４をエッチングす
ることにより、絶縁膜１６に覆われていない開口部領域
の高抵抗結晶層１４を除去する。
【０００７】次に、図７に示すように、絶縁膜１６の開
口部を埋め込むようにして、ゲート電極１３を所定のパ
ターンで形成する。
口部を埋め込むようにして、ゲート電極１３を所定のパ
ターンで形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＦＥＴの製造方法は、開口が形成された絶縁膜
１６をマスクとしてゲート電極形成予定領域の高抵抗結
晶層１４をエッチング除去している。このため、エッチ
ングのバラツキにより能動層１２までエッチングされて
しまい、能動層１２の厚さが変動してしまうという問題
点がある。そして、この能動層１２の厚さの変動によ
り、ＦＥＴのしきい値電圧が安定しないという欠点があ
る。
た従来のＦＥＴの製造方法は、開口が形成された絶縁膜
１６をマスクとしてゲート電極形成予定領域の高抵抗結
晶層１４をエッチング除去している。このため、エッチ
ングのバラツキにより能動層１２までエッチングされて
しまい、能動層１２の厚さが変動してしまうという問題
点がある。そして、この能動層１２の厚さの変動によ
り、ＦＥＴのしきい値電圧が安定しないという欠点があ
る。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、能動層１２の厚さの不均一に起因して、し
きい値電圧が不安定になることを防止でき、安定したＦ
ＥＴ特性を得ることができるパワー電界効果トランジス
タの製造方法を提供することを目的とする。
のであって、能動層１２の厚さの不均一に起因して、し
きい値電圧が不安定になることを防止でき、安定したＦ
ＥＴ特性を得ることができるパワー電界効果トランジス
タの製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係るパワー電界
効果トランジスタの製造方法は、半導体基板の表面上に
能動層を形成する工程と、この能動層上にゲート電極を
選択的に形成する工程と、このゲート電極の両側部の前
記能動層上に高抵抗の結晶層を形成する工程とを有する
ことを特徴とする。
効果トランジスタの製造方法は、半導体基板の表面上に
能動層を形成する工程と、この能動層上にゲート電極を
選択的に形成する工程と、このゲート電極の両側部の前
記能動層上に高抵抗の結晶層を形成する工程とを有する
ことを特徴とする。
【００１１】
【作用】本発明においては、能動層上にゲート電極を選
択的に形成した後、このゲート電極の両側部の領域に高
抵抗の結晶層を形成する。従って、本発明は、ゲート電
極の形成のために高抵抗結晶層をエッチングするという
必要がなく、このため能動層にエッチングの影響を与え
ない。これにより、能動層の厚さが不均一になることを
防止することができ、安定したしきい値電圧のＦＥＴを
得ることができる。
択的に形成した後、このゲート電極の両側部の領域に高
抵抗の結晶層を形成する。従って、本発明は、ゲート電
極の形成のために高抵抗結晶層をエッチングするという
必要がなく、このため能動層にエッチングの影響を与え
ない。これにより、能動層の厚さが不均一になることを
防止することができ、安定したしきい値電圧のＦＥＴを
得ることができる。
【００１２】
【実施例】次に、本発明の第１の実施例について、添付
の図面を参照して説明する。
の図面を参照して説明する。
【００１３】図１乃至図３は本発明の実施例に係るパワ
ー電界効果トランジスタの製造方法を工程順に示す断面
図である。
ー電界効果トランジスタの製造方法を工程順に示す断面
図である。
【００１４】先ず、図１に示すように、ＧａＡｓからな
る半導体基板１上に、ｎ型の能動層２を形成する。その
後、能動層２上にゲート電極３を所定のパターンで形成
する。
る半導体基板１上に、ｎ型の能動層２を形成する。その
後、能動層２上にゲート電極３を所定のパターンで形成
する。
【００１５】次に、図２に示すように、ゲート電極３を
マスクとしてＭＯＣＶＤ法により、厚さが1000Åの高抵
抗のＧａＡｓ結晶層４をゲート電極３の両側部の能動層
２上に形成する。
マスクとしてＭＯＣＶＤ法により、厚さが1000Åの高抵
抗のＧａＡｓ結晶層４をゲート電極３の両側部の能動層
２上に形成する。
【００１６】次に、図３に示すように、ＡｕＧｅ合金及
びＮｉからなるオーミック電極５をゲート電極３から若
干離隔する位置の高抵抗の結晶層４上に選択的に形成す
る。
びＮｉからなるオーミック電極５をゲート電極３から若
干離隔する位置の高抵抗の結晶層４上に選択的に形成す
る。
【００１７】本実施例においては、能動層２上にゲート
電極３を選択的に形成し、このゲート電極３をマスクと
して、ゲート電極３以外の領域の能動層２上に高抵抗の
結晶層４を形成する。従って、本発明はゲート電極３の
形成のために高抵抗結晶層４をエッチングするという必
要がなく、このためゲート電極３の下方の能動層２にエ
ッチングの影響を与えない。これにより、能動層２の厚
さが不均一になることを防止することができ、安定した
しきい値電圧のＦＥＴを得ることができる。また、半導
体装置の表面には、高抵抗の結晶層４が存在するので、
ＦＥＴ特性に対する表面の影響を低減することができ
る。
電極３を選択的に形成し、このゲート電極３をマスクと
して、ゲート電極３以外の領域の能動層２上に高抵抗の
結晶層４を形成する。従って、本発明はゲート電極３の
形成のために高抵抗結晶層４をエッチングするという必
要がなく、このためゲート電極３の下方の能動層２にエ
ッチングの影響を与えない。これにより、能動層２の厚
さが不均一になることを防止することができ、安定した
しきい値電圧のＦＥＴを得ることができる。また、半導
体装置の表面には、高抵抗の結晶層４が存在するので、
ＦＥＴ特性に対する表面の影響を低減することができ
る。
【００１８】次に、本発明の第２の実施例について説明
する。前述の第１の実施例は、高抵抗の結晶層４として
ＧａＡｓ層を形成したが、この第２の実施例は、このＧ
ａＡｓ層の代わりにＭＯＣＶＤ法により高抵抗のＡｌＧ
ａＡｓ層を形成する。このＡｌＧａＡｓはＧａＡｓより
バンドギャップが広いため、第２の実施例は、第１の実
施例よりも、ＦＥＴ特性に対する表面の影響を、より一
層低減することができる。
する。前述の第１の実施例は、高抵抗の結晶層４として
ＧａＡｓ層を形成したが、この第２の実施例は、このＧ
ａＡｓ層の代わりにＭＯＣＶＤ法により高抵抗のＡｌＧ
ａＡｓ層を形成する。このＡｌＧａＡｓはＧａＡｓより
バンドギャップが広いため、第２の実施例は、第１の実
施例よりも、ＦＥＴ特性に対する表面の影響を、より一
層低減することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、能
動層上にゲート電極を選択的に形成した後、このゲート
電極をマスクとして高抵抗の結晶層をゲート電極の両側
部に形成するので、エッチングにより能動層の厚さが不
均一になることを回避でき、ＦＥＴのしきい値電圧のバ
ラツキを抑制しつつ、ＦＥＴ特性へ与える表面の影響を
低減することができる。
動層上にゲート電極を選択的に形成した後、このゲート
電極をマスクとして高抵抗の結晶層をゲート電極の両側
部に形成するので、エッチングにより能動層の厚さが不
均一になることを回避でき、ＦＥＴのしきい値電圧のバ
ラツキを抑制しつつ、ＦＥＴ特性へ与える表面の影響を
低減することができる。
【図１】本発明の実施例に係るパワー電界効果トランジ
スタの製造方法における一工程を示す断面図である。
スタの製造方法における一工程を示す断面図である。
【図２】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図３】同じくその実施例方法における他の一工程を示
す断面図である。
す断面図である。
【図４】従来のパワー電界効果トランジスタの製造方法
における一工程を示す断面図である。
における一工程を示す断面図である。
【図５】同じくその従来方法における一工程を示す断面
図である。
図である。
【図６】同じくその従来方法における一工程を示す断面
図である。
図である。
【図７】同じくその従来方法における一工程を示す断面
図である。
図である。
１，１１；半導体基板 ２，１２；能動層 ３，１３；ゲート電極 ４，１４；高抵抗の結晶層 ５，；オーミック電極 １６；絶縁膜
Claims (1)
- 【請求項１】 半導体基板の表面上に能動層を形成する
工程と、この能動層上にゲート電極を選択的に形成する
工程と、このゲート電極の両側部の前記能動層上に高抵
抗の結晶層を形成する工程とを有することを特徴とする
パワー電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1433992A JPH05206168A (ja) | 1992-01-29 | 1992-01-29 | パワー電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1433992A JPH05206168A (ja) | 1992-01-29 | 1992-01-29 | パワー電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206168A true JPH05206168A (ja) | 1993-08-13 |
Family
ID=11858313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1433992A Pending JPH05206168A (ja) | 1992-01-29 | 1992-01-29 | パワー電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206168A (ja) |
-
1992
- 1992-01-29 JP JP1433992A patent/JPH05206168A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| JP2599381B2 (ja) | Ｆｅｔデバイスの製造方法 | |
| JPH0354464B2 (ja) | ||
| US5409849A (en) | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes | |
| JP3396579B2 (ja) | Ｎ−型ｈｉｇｆｅｔおよび方法 | |
| JP2912187B2 (ja) | 電界効果型トランジスタ | |
| JPH05206168A (ja) | パワー電界効果トランジスタの製造方法 | |
| JP3123940B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3200917B2 (ja) | 半導体装置及びその製造方法 | |
| JP3214453B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3106747B2 (ja) | 化合物半導体ｆｅｔの製造方法 | |
| JP3189769B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2664527B2 (ja) | 半導体装置 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JP2629639B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004047621A (ja) | 半導体装置及びその製造方法 | |
| JP2000243917A (ja) | 半導体装置およびその製造方法 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS5850434B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3153560B2 (ja) | 半導体装置の製造方法 | |
| JPH04145629A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP2001308110A (ja) | 半導体装置 | |
| JPS6258154B2 (ja) | ||
| JPH1092846A (ja) | 半導体装置及びその製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 |