JPH0442544A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
- Publication number
- JPH0442544A JPH0442544A JP15065290A JP15065290A JPH0442544A JP H0442544 A JPH0442544 A JP H0442544A JP 15065290 A JP15065290 A JP 15065290A JP 15065290 A JP15065290 A JP 15065290A JP H0442544 A JPH0442544 A JP H0442544A
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- JP
- Japan
- Prior art keywords
- electrode
- mesfet
- insulating substrate
- hole
- depth
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はマイクロ波集積回路（以下阿ＭＩＣと略称）に
係り、特に電界効果トランジスタ（以下ＭＥＳＦＥＴと
略称）が半導体基板の板厚を低減して設けられ、接地の
バイアホールを有するＭＭＩＣにおけるバイアホールの
構造に関する。
係り、特に電界効果トランジスタ（以下ＭＥＳＦＥＴと
略称）が半導体基板の板厚を低減して設けられ、接地の
バイアホールを有するＭＭＩＣにおけるバイアホールの
構造に関する。
（従来の技術）
砒化ガリウム（ＧａＡｓ）を用いたＭＭＩＣの特性を向
上させるには、ＭＥＳＦＥＴの熱抵抗及び接地インダク
タンスを低減させることが必要である。ＭＥＳＦＥＴの
熱抵抗は、ＧａＡｇ基板厚を薄くするほど、低減するこ
とができる。また、接地インダクタンスは、バイアホー
ル構造を採用して低減させることができる。ところで、
ＭＭＩＣにおいては、ＧａＡｓ基板厚も整合回路の一部
として設計しているため、ＭＥＳＦＥＴの性能向上だけ
を考えＧａＡｓ基板厚を薄くすることはできない。そこ
で、最近では、ＮＥＳＦＥＴの性能と整合回路の設計性
を両立させるためＭＥＳＦＥＴ部直下のＧａＡｓ基板厚
を小にし、整合回路部の厚さを大にして、ＭＭＩＣの特
性向上を図ったものがある。
上させるには、ＭＥＳＦＥＴの熱抵抗及び接地インダク
タンスを低減させることが必要である。ＭＥＳＦＥＴの
熱抵抗は、ＧａＡｇ基板厚を薄くするほど、低減するこ
とができる。また、接地インダクタンスは、バイアホー
ル構造を採用して低減させることができる。ところで、
ＭＭＩＣにおいては、ＧａＡｓ基板厚も整合回路の一部
として設計しているため、ＭＥＳＦＥＴの性能向上だけ
を考えＧａＡｓ基板厚を薄くすることはできない。そこ
で、最近では、ＮＥＳＦＥＴの性能と整合回路の設計性
を両立させるためＭＥＳＦＥＴ部直下のＧａＡｓ基板厚
を小にし、整合回路部の厚さを大にして、ＭＭＩＣの特
性向上を図ったものがある。
第３図に、その従来例を示す。図中、３０はＧａＡｓ半
絶縁性基板、３１は動作層（Ｎ層）、３２はオーム性接
触層（Ｎ層層）、３３はソース電極、３４はドレイン電
極、３５はゲート電極、３６は絶縁膜（Ｓ１３Ｎ４ ）
、３１５は接地用電極、３７はキャパシタ上面電極、３
１１はバイアホール、３３０はＭＥＳＦＥＴ部直下の空
洞、３９は裏面電極である。
絶縁性基板、３１は動作層（Ｎ層）、３２はオーム性接
触層（Ｎ層層）、３３はソース電極、３４はドレイン電
極、３５はゲート電極、３６は絶縁膜（Ｓ１３Ｎ４ ）
、３１５は接地用電極、３７はキャパシタ上面電極、３
１１はバイアホール、３３０はＭＥＳＦＥＴ部直下の空
洞、３９は裏面電極である。
上記ＭＭＩＣの製造工程の要部につき第４図を参照して
次に説明する。
次に説明する。
まず、イオン注入法、写真蝕刻法、蒸着法等によりＧａ
Ａｓ半絶縁性基板３０上に動作層（Ｎ層）３１、オーム
性接触層（Ｎ層層）３２、ソース電極３３、ドレイン電
極３４、ゲート電極３５、接地用電極３３５、 キャパ
シタ絶縁膜（Ｓｉ、Ｎ層）３６、キャパシタ上面電極３
７を形成する。次にＧａＡｓ半絶縁性基板３０裏面をラ
ッピングとケミカルボリジングにより、厚さ約１００７
ｇまで薄層化する。次に接地用電極３３５に対向する部
分のＧａＡｓ半絶縁性基板３０裏面からエツチングの精
密制御に優れた反応性イオンエツチング（ＲＩＥ）によ
り接地用電極３３５に到達するバイアホール３１１を形
成する。次に、ソース電極３３、ドレイン電極３４、ゲ
ート電極３５に対向する部分のＧａＡｓ半絶縁性基板３
０裏面からＲＩＥにより、例えば５０１Ｉｍ厚さエツチ
ングを施し、ＭＥＳＦＥＴ部直下のＧａＡｓ半絶縁性基
板３０の下面に空洞３３０を設ける。最後に蒸着等によ
り裏面電極３９を形成する。
Ａｓ半絶縁性基板３０上に動作層（Ｎ層）３１、オーム
性接触層（Ｎ層層）３２、ソース電極３３、ドレイン電
極３４、ゲート電極３５、接地用電極３３５、 キャパ
シタ絶縁膜（Ｓｉ、Ｎ層）３６、キャパシタ上面電極３
７を形成する。次にＧａＡｓ半絶縁性基板３０裏面をラ
ッピングとケミカルボリジングにより、厚さ約１００７
ｇまで薄層化する。次に接地用電極３３５に対向する部
分のＧａＡｓ半絶縁性基板３０裏面からエツチングの精
密制御に優れた反応性イオンエツチング（ＲＩＥ）によ
り接地用電極３３５に到達するバイアホール３１１を形
成する。次に、ソース電極３３、ドレイン電極３４、ゲ
ート電極３５に対向する部分のＧａＡｓ半絶縁性基板３
０裏面からＲＩＥにより、例えば５０１Ｉｍ厚さエツチ
ングを施し、ＭＥＳＦＥＴ部直下のＧａＡｓ半絶縁性基
板３０の下面に空洞３３０を設ける。最後に蒸着等によ
り裏面電極３９を形成する。
上記構造のＭＮＩＣはパッケージ等に金すず（ＡｕＳｎ
）はんだ等によりマウントすることにより、孔部に金属
が充填されるため、ＭＥＳＦＥＴの熱抵抗および整合回
路の接地インダクタンスが十分に小さくでき、高周波特
性に優れたものである。しかし、このＭＭＩＣには以下
に述べる問題点がある。
）はんだ等によりマウントすることにより、孔部に金属
が充填されるため、ＭＥＳＦＥＴの熱抵抗および整合回
路の接地インダクタンスが十分に小さくでき、高周波特
性に優れたものである。しかし、このＭＭＩＣには以下
に述べる問題点がある。
（発明が解決しようとする課題）
素子部の組立で、金すず（ＡｕＳｎ）はんだ等を用いた
パッケージ等への接着にあたり、理想的にはバイアホー
ル、ＭＥＳＦＥＴ部直下の空洞部分にはんだが流れ込み
、ＭＥＳＦＥＴ、接地電極とパッケージ間の接着を完壁
なものにできるが、実際には第４図に示すように、バイ
アホール内にはんだ３００の流れ込みが不充分な空隙３
０１が生じやすい。このような空隙３０１が生ずると、
接地用電極３３５と裏面電極３９間の接地インダクタン
スが大きくなり、高周波特性の低下を招く。これはＭＥ
ＳＦＥＴ直下の空洞の深さに比ベパイアホール深さがよ
り深いために生ずる現象である。この場合でもはんだ量
を多くしてより深いバイアホールに合わせた組立工程に
すればそれなりにはんだを流し込むことができそうであ
るが、実際にははんだ量が多くなり過ぎて、マウント領
域外に流出して信頼性の低下を招いたり、マウント部分
のはんだの厚さに不均一を生じ、熱抵抗の増大、ばらつ
きを生ずる等の重大な問題点がある。
パッケージ等への接着にあたり、理想的にはバイアホー
ル、ＭＥＳＦＥＴ部直下の空洞部分にはんだが流れ込み
、ＭＥＳＦＥＴ、接地電極とパッケージ間の接着を完壁
なものにできるが、実際には第４図に示すように、バイ
アホール内にはんだ３００の流れ込みが不充分な空隙３
０１が生じやすい。このような空隙３０１が生ずると、
接地用電極３３５と裏面電極３９間の接地インダクタン
スが大きくなり、高周波特性の低下を招く。これはＭＥ
ＳＦＥＴ直下の空洞の深さに比ベパイアホール深さがよ
り深いために生ずる現象である。この場合でもはんだ量
を多くしてより深いバイアホールに合わせた組立工程に
すればそれなりにはんだを流し込むことができそうであ
るが、実際にははんだ量が多くなり過ぎて、マウント領
域外に流出して信頼性の低下を招いたり、マウント部分
のはんだの厚さに不均一を生じ、熱抵抗の増大、ばらつ
きを生ずる等の重大な問題点がある。
本発明は上記従来の問題点に鑑み、改良されたＭＭＩＣ
の構造を提供するものである。
の構造を提供するものである。
（課題を解決するための手段）
本発明に係るマイクロ波集積回路は、半導体基板に設け
られたバイアホールと、前記半導体基板にその下面側か
らその板厚を低減させた部分に設けられた電界効果トラ
ンジスタ部を備えたマイクロ波集積回路において、バイ
アホールが半導体基板上面に形成された凹部の底部に開
端を有することを特徴とするマイクロ波集積回路。
られたバイアホールと、前記半導体基板にその下面側か
らその板厚を低減させた部分に設けられた電界効果トラ
ンジスタ部を備えたマイクロ波集積回路において、バイ
アホールが半導体基板上面に形成された凹部の底部に開
端を有することを特徴とするマイクロ波集積回路。
本発明にかかるＭＭＩＣの構造は、接地用電極直下の半
導体基板の上面側を予め凹状に加工することにより、バ
イアホールの深さと、ＭＥＳＦＥＴ直下の空洞の深さを
同程度にすることができるため１組立の際に生じるバイ
アホール内とＭＥＳＦＥＴの空洞内に流れ込むはんだの
不均一を防ぐことができる。したがって、熱抵抗および
接地インダクタンスが十分に小さく高周波特性に優れた
ＭＭＩＣを高歩留りで実現できる。
導体基板の上面側を予め凹状に加工することにより、バ
イアホールの深さと、ＭＥＳＦＥＴ直下の空洞の深さを
同程度にすることができるため１組立の際に生じるバイ
アホール内とＭＥＳＦＥＴの空洞内に流れ込むはんだの
不均一を防ぐことができる。したがって、熱抵抗および
接地インダクタンスが十分に小さく高周波特性に優れた
ＭＭＩＣを高歩留りで実現できる。
（実施例）
以下、本発明の実施例につき第１図を参照し、さらに製
造工程の要部を第２図によって説明する。
造工程の要部を第２図によって説明する。
第３図において、１０はＧａＡｓ半絶縁性基板、１１は
動作層（Ｎ層）、１２はオーム性接触層（Ｎ層層）、１
３はソース電極、１４はドレイン電極、１５はゲート電
極、１６はＳｉ、 Ｎ４層、１１５は接地用電極、１７
はキャパシタ上面電極及びボンディング用パッド電極、
１１８は凹部、 ｉｌｌはバイアホール、１１はＭＥＳ
ＦＥＴ部直下の空洞、１９は裏面電極である。第１図お
よび第２図に示すようにこの発明にかかるＭＮＩＣは、
バイアホールにより接地する部分のＧａＡｓ半絶縁性基
板１０を、予め、ソース電極１３、ドレイン電極１４．
ゲート電極１５からなるＭＥＳＦＥＴ部直下のＧａＡｓ
半絶縁性基板の厚さ分、例えばそれが３０．であれば、
深さ３０趨の凹部１８を形成する。このようにしてパイ
アホール深さをＭＥＳＦＥＴ部直下の空洞の深さと同程
度にすることができる構造上の特徴を備えている。
動作層（Ｎ層）、１２はオーム性接触層（Ｎ層層）、１
３はソース電極、１４はドレイン電極、１５はゲート電
極、１６はＳｉ、 Ｎ４層、１１５は接地用電極、１７
はキャパシタ上面電極及びボンディング用パッド電極、
１１８は凹部、 ｉｌｌはバイアホール、１１はＭＥＳ
ＦＥＴ部直下の空洞、１９は裏面電極である。第１図お
よび第２図に示すようにこの発明にかかるＭＮＩＣは、
バイアホールにより接地する部分のＧａＡｓ半絶縁性基
板１０を、予め、ソース電極１３、ドレイン電極１４．
ゲート電極１５からなるＭＥＳＦＥＴ部直下のＧａＡｓ
半絶縁性基板の厚さ分、例えばそれが３０．であれば、
深さ３０趨の凹部１８を形成する。このようにしてパイ
アホール深さをＭＥＳＦＥＴ部直下の空洞の深さと同程
度にすることができる構造上の特徴を備えている。
上記構造により、素子組立工程で生じる接地用電極と裏
面電極間の接地インダクタンスの増大を防止できる。
面電極間の接地インダクタンスの増大を防止できる。
次に、上記構造の製造方法を第２図を参照して説明する
。
。
まず、ＧａＡｓ半絶縁性基板２０上の動作層形成予定域
に加速エネルギ１４０ＫｅＶ、ドース層３ Ｘ １０１
０１２ａ”のＳｉイオンを選択的に注入する。次にオー
ム性接触層形成予定域に加速エネルギ１２０ＫｅＶと２
５０ＫｅＶ、ドース量それぞれ２Ｘ１０”ａｍ’″２の
Ｓｉイオンを選択的に注入する。続いて８５０℃の温度
でアニールを施しＳｉイオンを活性化させて、動作層（
Ｎ層）２１、オーム性接触層（Ｎ層層）２２を形成する
。次に接地用電極形成予定域に開口を有するフォトレジ
スト２９９をマスクとして精密制御可能なＲＩＥにより
深さ３０／ａの凹部２８８を形成する（第２図（ａ））
。ここで、この凹部２８８の深さはＭＥＳＦＥＴ部直下
のＧａＡｓ半絶縁性基板の厚さ程度にする。次に写真蝕
刻法と蒸着法、およびプラズマＣＶＤ法などによりソー
ス電極２３、ドレイン電極２４．ゲート電極２５、接地
用電極２５５などをそれぞれ形成する。
に加速エネルギ１４０ＫｅＶ、ドース層３ Ｘ １０１
０１２ａ”のＳｉイオンを選択的に注入する。次にオー
ム性接触層形成予定域に加速エネルギ１２０ＫｅＶと２
５０ＫｅＶ、ドース量それぞれ２Ｘ１０”ａｍ’″２の
Ｓｉイオンを選択的に注入する。続いて８５０℃の温度
でアニールを施しＳｉイオンを活性化させて、動作層（
Ｎ層）２１、オーム性接触層（Ｎ層層）２２を形成する
。次に接地用電極形成予定域に開口を有するフォトレジ
スト２９９をマスクとして精密制御可能なＲＩＥにより
深さ３０／ａの凹部２８８を形成する（第２図（ａ））
。ここで、この凹部２８８の深さはＭＥＳＦＥＴ部直下
のＧａＡｓ半絶縁性基板の厚さ程度にする。次に写真蝕
刻法と蒸着法、およびプラズマＣＶＤ法などによりソー
ス電極２３、ドレイン電極２４．ゲート電極２５、接地
用電極２５５などをそれぞれ形成する。
次に、ラッピング及びケミカルボリジングにより、Ｇａ
Ａｓ半絶縁性基板２０を厚さ１００ｐまで薄層化する。
Ａｓ半絶縁性基板２０を厚さ１００ｐまで薄層化する。
次に赤外線を利用した写真蝕刻法により、接地用電極２
５に対向するＧａＡｓ半絶縁性基板２０裏面部分に開口
を有するフォトレジストパターンを形成した後、反応ガ
スにＢＣｌ２．系を用いたＲＩＥにより、ＧａＡｓ結晶
を約７０ＩＩＩｎエツチングし、接地用電極２１５に到
達するバイアホール２１１を形成する（第２図（ｂ））
。
５に対向するＧａＡｓ半絶縁性基板２０裏面部分に開口
を有するフォトレジストパターンを形成した後、反応ガ
スにＢＣｌ２．系を用いたＲＩＥにより、ＧａＡｓ結晶
を約７０ＩＩＩｎエツチングし、接地用電極２１５に到
達するバイアホール２１１を形成する（第２図（ｂ））
。
次に、ソース電極２３、ドレイン電極２４、ゲート電極
２５からなるＭＥＳＦＥＴ部に対向するＧａＡｓ半絶縁
性基板２０裏面部分に開口を有するフォトレジストパタ
ーンを形成した後、ＢＣＱ、を用いたＲＩＥによりＧａ
Ａｓ結晶を７０虜エツチングして、空洞２２０を形成す
る（第２図（Ｃ））。
２５からなるＭＥＳＦＥＴ部に対向するＧａＡｓ半絶縁
性基板２０裏面部分に開口を有するフォトレジストパタ
ーンを形成した後、ＢＣＱ、を用いたＲＩＥによりＧａ
Ａｓ結晶を７０虜エツチングして、空洞２２０を形成す
る（第２図（Ｃ））。
最後に、蒸着法により、裏面電極２８を形成して第１図
に示すＭＭＩＣを完成する。
に示すＭＭＩＣを完成する。
叙上の如く、接地用電極２１５直下のＧａＡｓ半絶縁性
基板２０の上面側を凹状に加工することによって、バイ
アホール深さとＭＥＳＦＥＴ部直下のＧａＡｓ半絶縁性
基板２０のエツチング深さを同程度にすることができる
。
基板２０の上面側を凹状に加工することによって、バイ
アホール深さとＭＥＳＦＥＴ部直下のＧａＡｓ半絶縁性
基板２０のエツチング深さを同程度にすることができる
。
なお、上記実施例で述べた凹部の深さ及びＭＥＳＦＥＴ
部直下のＧａＡｓ半絶縁性基板の厚さを３０ｉａとした
がこれに限られるものではなく、凹の深さとＭＥＳＦＥ
Ｔ部直下のＧａＡｓ半絶縁性基板の厚さが同程度であれ
ば構わない。
部直下のＧａＡｓ半絶縁性基板の厚さを３０ｉａとした
がこれに限られるものではなく、凹の深さとＭＥＳＦＥ
Ｔ部直下のＧａＡｓ半絶縁性基板の厚さが同程度であれ
ば構わない。
この発明によれば、以上述べたように接地用電極直下の
ＧａＡｓ半絶縁性基板の下面を凹状に加工することによ
って、ＭＥＳＦＥＴ部直下のＧａＡｓ半絶縁性基板厚を
薄く形成しながらも、バイアホール深さとＭＥＳＦＥＴ
部直下のＧａＡｓ半絶縁性基板のエツチング深さを同程
度にすることができることから、素子組立工程で生じる
接地用電極と裏面電極間の接地インダクタンスの増大を
防ぐことができ、熱抵抗および接地インダクタンスが十
分小さく高周波特性に優れたＭＭＩＣを高歩留りで実現
できる顕著な利点がある。
ＧａＡｓ半絶縁性基板の下面を凹状に加工することによ
って、ＭＥＳＦＥＴ部直下のＧａＡｓ半絶縁性基板厚を
薄く形成しながらも、バイアホール深さとＭＥＳＦＥＴ
部直下のＧａＡｓ半絶縁性基板のエツチング深さを同程
度にすることができることから、素子組立工程で生じる
接地用電極と裏面電極間の接地インダクタンスの増大を
防ぐことができ、熱抵抗および接地インダクタンスが十
分小さく高周波特性に優れたＭＭＩＣを高歩留りで実現
できる顕著な利点がある。
第１図は本発明にかかる一実施例のＭＭＩＣの断面図、
第２図は第１図に示されたＭＮＩＣの製造工程の要部を
説明するための断面図、第３図と第４図は従来例のＭＭ
ＩＣの要部を示す断面図である。 １０、２Ｏ−ＧａＡｓ半絶縁性基板、１１８．２１８−
・・凹部、１９・・・裏面電極、１１１．２１１・・・
バイアホール、１１５、２１５・・・接地電極 代理人 弁理士 大 胡 典 夫 ＧａＡｓ 午！Ｐｉ、六４セし≦４ｋ
＋１ ： １１３ｊ下眉 （〜漫）オーム性ｆ勇鴛
眉 ＜ｙ”／ｌｉ＞ ＋３： ンース嘴じ
撤Ｐｂイン４Ｌ・毛ｋ
１ｓ： γ″−ト を粘ｋＳｉｓＮ”Ｍ
ｍ： バイア ホー）し
午マパシタよｊ励ｔ）ｉＫ−ｈはυ′ホ゛ソｉンＺ′斤
１ハ・ッｉ’ｆＬ穢、ｌ！Ｌ韻を攻
１１５：掻比削ｔ４ＭＥＳＦＥ丁（毬ｊ【千の？−悶
１１８− 凹（９第１図 ２ｏ：ａａＡｓＪｆｅ、縁□はし奈４更 ｚ＋：ｉｌ
ｌ’Ｆ層 （〜贋）−２＠ （嘔の１） ２３ ： ２５： ２１１； ２１８： ソース’を穢 デート ｉｋ バ１アホール 凹音ｐ ２４ ： Ｆ’ｂ＜ン’＠：Ｊａシ２６ ： Ｓｉ
ａ Ｎ＋眉 ２１５：４玉：ｊｌ！）＠’嘘Ｅじ１に１１？。 ２２０： ＭＥＳＦＥＴ潜号【１め７９局 第 図 （譜の２）
第２図は第１図に示されたＭＮＩＣの製造工程の要部を
説明するための断面図、第３図と第４図は従来例のＭＭ
ＩＣの要部を示す断面図である。 １０、２Ｏ−ＧａＡｓ半絶縁性基板、１１８．２１８−
・・凹部、１９・・・裏面電極、１１１．２１１・・・
バイアホール、１１５、２１５・・・接地電極 代理人 弁理士 大 胡 典 夫 ＧａＡｓ 午！Ｐｉ、六４セし≦４ｋ
＋１ ： １１３ｊ下眉 （〜漫）オーム性ｆ勇鴛
眉 ＜ｙ”／ｌｉ＞ ＋３： ンース嘴じ
撤Ｐｂイン４Ｌ・毛ｋ
１ｓ： γ″−ト を粘ｋＳｉｓＮ”Ｍ
ｍ： バイア ホー）し
午マパシタよｊ励ｔ）ｉＫ−ｈはυ′ホ゛ソｉンＺ′斤
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１１５：掻比削ｔ４ＭＥＳＦＥ丁（毬ｊ【千の？−悶
１１８− 凹（９第１図 ２ｏ：ａａＡｓＪｆｅ、縁□はし奈４更 ｚ＋：ｉｌ
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ａ Ｎ＋眉 ２１５：４玉：ｊｌ！）＠’嘘Ｅじ１に１１？。 ２２０： ＭＥＳＦＥＴ潜号【１め７９局 第 図 （譜の２）
Claims (1)
- 半導体基板に設けられたバイアホールと、前記半導体
基板にその下面側からその板厚を低減させた部分に設け
られた電界効果トランジスタ部を備えたマイクロ波集積
回路において、バイアホールが半導体基板上面に形成さ
れた凹部の底部に開端を有することを特徴とするマイク
ロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15065290A JPH0442544A (ja) | 1990-06-08 | 1990-06-08 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15065290A JPH0442544A (ja) | 1990-06-08 | 1990-06-08 | マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442544A true JPH0442544A (ja) | 1992-02-13 |
Family
ID=15501524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15065290A Pending JPH0442544A (ja) | 1990-06-08 | 1990-06-08 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465569A (zh) * | 2014-11-12 | 2015-03-25 | 华天科技（昆山）电子有限公司 | 降低mos芯片内阻的封装结构及封装方法 |
| KR20200097113A (ko) * | 2019-02-07 | 2020-08-18 | 국방과학연구소 | 반도체 칩 패키지 및 반도체 칩 패키징 방법 |
-
1990
- 1990-06-08 JP JP15065290A patent/JPH0442544A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465569A (zh) * | 2014-11-12 | 2015-03-25 | 华天科技（昆山）电子有限公司 | 降低mos芯片内阻的封装结构及封装方法 |
| KR20200097113A (ko) * | 2019-02-07 | 2020-08-18 | 국방과학연구소 | 반도체 칩 패키지 및 반도체 칩 패키징 방법 |
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