JPH03181222A - 外部同期型プログラマブルデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回路設計者が所望の回路仕様に応じた任意の
回路を容易に実現又は変更することができると共に、例
えば、外部からの信号の位相や周波数に同期して内部回
路を動作させるような所謂外部同期動作が可能な外部同
期型プログラマブルデバイスに関する。

〔従来の技術〕

従来、回路設計者が所望の回路仕様に応した回路を容易
に実現又は変更することができるデバイスとして、プロ
グラマブルロジックデバイス（ｐｒｏｇｒａｍａｂｌｅ
　ｌｏｇｉｃ　ｄｅｖｉｃｅ　）が知られている。

このプログラマブルロジックデバイスは、論理積マトリ
クスと論理和マトリクスの適宜の格子点をプロプラムす
ることによってＡＮＤ−ＯＲ二段構成の適宜のロジック
回路を実現することができ、又、プログラムの変更によ
って回路の変更及び再設計も可能であることから、汎用
性に冨むなどの点で優れた機能を有している。

又、プログラマブルロジックデバイスは、単なるランダ
ムロジックを実現するだけでなく、上記論理和マトリク
スの出力又は内蔵フリップフロップの出力を論理積マト
リクスの入力端へ帰還することによって、任意のシーケ
ンシャル回路を実現することができることから、シーケ
ンシ中ルコントローラ等の制御装置や各種計測機器等に
使用するのに好適である。

従来、第５図に示すような構成のプログラマブルロジッ
クデバイスが一般的であった。即ち、第５図において、
図中の縦線群から威る入力信号線り、−Ｌ、とこれらの
入力信号線に交差するように配列された横線群から戒る
積項線１．−１．とを備えると共にこれらの各交差点部
分に形成された格子点を適宜にプログラムすることによ
って任意のロジック回路を実現することができる論理積
マトリクス１と、これらの積項線１１〜ｌ、から作られ
る論理積出力（図中には機能的に−ＡＮＤゲートで示す
）を介して接続する論理和マトリクス（図中には機能的
に多入力論理和ゲートＯＲ５〜ＯＲ，で示す）を備えて
いる。更に、入力信号線り、−Ｌ、の内の一部の人力信
号線群に外部からロジック信号を供給するための汎用入
力ボート１１〜Ｉ４、クロック信号を供給するためのク
ロック入力端子ＣＬＫ、論理和マトリクス（図中の多入
力論理和ゲートＯＲ，〜ＯＲ，）の出力信号を外部へ出
力するための出力ポート、及び出力ポートの出力タイミ
ングを制御するための制御信号を供給するための制御信
号入力端子ＣＮＴ等が設けられている。

該出力ポートの構成を、出力端子Ｐ１に係る出力回路で
代表して述べると、成る論理和（図中のＯＲ，で示す）
出力がＤ型フリップフロップＦＦ。

のデータ入力接点りに接続し、その出力接点Ｑが出力バ
ッファ回路Ｂ１を介して出力端子Ｐ、に接続している。

又、フリップフロップＦＦ、のクロック人力接点は入カ
バンファ回路を介してクロ・ンク入力端子ＣＬＫからの
クロック信号が供給されるように配線されており、出力
バッファ回路Ｂ。

は制御信号入力端子ＣＮＴから供給される制御信号の論
理レベルに応してフリップフロップＦＦ。

の出力信号を出力端子Ｐ１に転送したり、高インピーダ
ンス状態にする。更に、フリップフロップＦＦ＋の反転
出力ａをバッファ回路ＦＢ、を介して入力信号線り、〜
Ｌ、の内の一部の入力信号線群に帰還するように配線さ
れている。そして、残余の出力端子Ｐ２〜Ｐ、に係る出
力回路も同様の構成を有しており、例えば、これらの出
力回路はセル構造で形成されている。

そして、論理積マトリクス１の適宜の格子点をプログラ
ムすることで出力回路に形成されている上述のフリップ
フロップでシフトレジスタやカウンタ等を形成すると同
時に、その出力を論理積マトリクス１へ帰還させること
によって複雑なシーケンシャルコントローラや、様々な
信号処理回路を実現することができる。

〔発明が解決しようとする課題〕

ところで、シーケンシャルコントローラやに号処理回路
における有効な技術手法として、ある信号の位相や周波
数に対して追従するように位相や周波数を同期させるこ
とで、各種機器の制御や信号処理を行うことが知られて
いる。

この技術的手法によれば、夫々が異なった周波数に同期
して作動する複数のシステム間で、相互のシステムが互
いに同期をとりながら作動する場合に、一方のシステム
から転送されて来る信号の位相や周波数に追従するよう
に他方のシステムを作動させることで、他方のシステム
を一方のシステムに対して同期動作させることができる
。

そして、このような所謂外部同期を行う技術的手段の典
型的なものとして、Ｐ　Ｌ　Ｌ　（ｐｈａｓｅ−１ｏｃ
ｋｅｄｌｏｏｐ）が知られており、その応用例として、
モーターの速度制御システム、ＦＭ／ＡＭ送受信システ
ム、目的の信号だけを雑音から取り出す計測器などに適
用され、ＰＬＬ用デバイスがＩＣ（集積回路）として開
発されている。

しかしながら、従来のＰＬＬ用デバイスは、各種の用途
毎に対応する専用デバイスとして開発されていたため、
用途に応じて特定のＰＬＬ用デバイスを選択する必要が
あり、又、システムの変更を行うためには別個のＰＬＬ
用デバイスに置き換えたり、更に、所望のシステムを実
現するのに適したＰＬＬ用デバイスが見つからない等の
不便や、システム設計の自由度が低いなどの問題があっ
た。

本発明はこのような従来の課題に鑑みて成されたもので
あり、外部同期動作が可能且つ、回路設計者が所望の回
路仕様に応した任意の回路を容易に実現又は変更するこ
とができる汎用性に冨んだ外部同期型プログラマブルデ
バイスを提供することを目的とする。

［課題を解決するための手段〕 このような目的を達成するために本発明は、適宜の格子
点をプログラム接続することによって任意のロジック回
路を実現する論理積マトリクス及び論理和マトリクスを
有するプログラマブルロジック部と、外部からの信号と
上記プログラムによって形成されたロジック回路で形成
された内部信号との位相差を比較してその位相差を示す
信号を出力すると共に、両者の位相が一致か不一致かを
示す信号を上記論理積マトリクスの所定の入力信号線へ
供給する位相比較回路とを少なくとも備えるプログラム
可能なＩＣデバイスとした。

〔作用〕

このような構成を有する本発明によれば、外部から供給
された外部信号と内部のプログラマブルロジック部で実
現された内部回路で発生した内部信号を位相比較器に入
力することによって、該外部信号と内部信号間の位相又
は周波数の遅れ又は進みを示す差信号を発生することが
できるので、この差信号が所定値に達するように上記内
部回路に帰還をかけるＰＬＬ等のような外部同期型シス
テムを容易且つ少ない部品点数で実現することができる
。

又、両者の信号の位相が一致か不一致かを示す信号に従
って各種の装置を制御するための制御回路をプログラマ
ブルロジック部で実現することによってもＰＬＩ、等の
ような外部同期型システムを容易且つ少ない部品点数で
実現することができる。

更に、プログラマブルロジック部は適宜の格子点をプロ
グラムすることによって任意の回路を形成することがで
きるので、設計の自由度が高く且つ変更等も容易に行う
ことができる。

〔実施例〕

以下、本発明の一実施例を図面と共に説明する。

まず、第１図に基づいて構造を説明する。この実施例で
は、ＣＭＯ３半導体プロセスによって単体のＩＣ（集積
回路装置）として形成されたものであり、図中の縦線群
から成る信号人力線り、〜Ｌ６とこれらの信号人力線に
対して交差するように配列された横線群から威る積項線
１１〜Ｉ１．とを備えると共にこれらの各交差点部分に
形成された格子点を適宜にプログラムすることによって
任意のロジック回路を実現することができる論理積マト
リクス１と、これらの積項線１！、−１ｆｉから作られ
る論理積出力（図中には機能的にＡＮＤゲートで示す）
を介して接続する論理和マトリクス（図中には機能的に
多入力論理和ゲートＯＲ８〜○Ｒ１，○Ｒ８，ＯＲ７で
示す）を備えている。

更に、入力信号線り、〜Ｌ、の内の一部の入力信号線群
に外部からロジック信号を供給するための汎用入力端子
１１〜ＩＪ、クロック信号ＣＫを供給するためのクロッ
ク入力端子ＣＬＫ、制御信号を供給するための制御信号
入力端子ＣＮＴ等が設けられている。そして、論理和マ
トリクス（図中の多入力論理和ゲートＯＲ１〜ＯＲ，）
の出力信号を外部へ出力するための複数の出力端子Ｐ、
〜Ｐ１を有する出力ボートが形成されている。

該出力ボートの出力端子Ｐ、に係る出力回路を代表して
述べると、成る論理和（図中のＯＲ，で示す）出力がＤ
型フリップフロップＦＦ、のデータ入力接点りに接続し
、その出力接点Ｑが出カバソファ回路Ｂ、を介して出力
端子Ｐ、に接続している。又、フリップフロップＦＦ、
のクロック入力端子ＣＫは人力バッファ回路を介してク
ロック入力端子ＣＬＫからのクロック信号が供給される
ように配線されており、出力バッファ回路Ｂ！は制御信
号入力端子ＣＮＴから供給される制御信号の論理レベル
に応じてフリップフロップＦ　Ｆ　Ｉの出力信号を出力
端子Ｐ１に転送したり、高インピーダンス状態にする。

更に又、フリップフロップＦＦ、の反転出力０をバッフ
ァ回路ＦＢ、を介して信号入力線り、〜Ｌ、の内の一部
の信号入力線群に帰還するように配線されている。そし
て、残余の出力端子Ｐｉ−Ｐｉに係る出力回路も同様の
構成を有しており、例えば、これらの出力回路はセル構
造で形成されている。

更に、２は入出力端子○Ｓ１とＯ３２の間に接続される
増幅器であり、その入力接点が内部フリップフロップの
クロック入力（ＣＫ）に接続している。

３は位相比較回路であり、成る論理和マトリクス○ＲＸ
から出力される第１の信号ＳＩと、論理和マトリクスＯ
Ｒ，から出力される第２の信号３２間の位相を比較して
、その位相差を表す論理信号ＳｕとＳＤを出力すると共
に、両方の信号の位相が一致か不一致かを示す論理信号
ＳＬＫを出力する。

４はチャージポンプ回路であり、位相比較回路３から出
力された論理信号Ｓｕと３０に対応するパルス変調され
たデジタル信号ＳＰを出力端子Ｐｎ、に出力する。

第２図は、位相比較回路３及びチャージポンプ回路４の
具体的な回路例を示す。即ち、位相比較回路３は、複数
のＮＡＮＤゲート、ＡＮＤゲト、インバータゲート及び
排他的論理和ゲート（Ｅｘｃｌｕｓｉｖｅ　ＮＯＲＧａ
ｔｅ　）で構成されたデジタル型位相比較回路であり、
供給される信号Ｓ、に対する信号Ｓ２の立ち上がり工′
ノジにおける位相差に対応した時間幅の論理信号ＳＬｌ
と論理信号Ｓ、を出力する。そして、信号Ｓ２に対して
信号Ｓｌの位相が進むときは、論理信号ＳＤが“Ｈ”レ
ベル、信号Ｓ２に対して信号Ｓ１の位相が遅れるきは、
論理信号Ｓｕが“Ｌ”レベルとなる。

更に、ＡＮＤゲー）３ａ、排他的論理和ゲート３　ｂ、
ＮＡＮＤゲート３ｃ及びインバータゲート３ｄから戒る
回路は、信号Ｓ１とＳｔの位相が一致したときに“Ｈ”
レベル、位相が不一致のときには両方の信号Ｓ１とＳｔ
の相互の論理レベルが異なる範囲で“Ｌ”レベルとなる
論理信号ＳＬＫを出力する。又、論理信号Ｓ□は出力端
子ＰＬＫを介して出力されるように配線されている。

一方、チャージポンプ回路４は、第２図に示すように、
電源接点ＶＤＩＩとアース接点との間に接続されたＰチ
ャンネルＭＯＳ型トランジスタとＮチャンネルＭＯＳ型
トランジスタで形成され、ＰチャンネルＭＯＳ型トラン
ジスタのゲート接点に論理信号ＳＵが供給され、Ｎチャ
ンネルＭＯＳ型トランジスタのゲート接点に論理信号Ｓ
、が供給されるように配線されると共に、これらの共通
ノード接点が出力端子Ｐｎ−＋　に接続している。した
がって、論理信号Ｓ。が“Ｌ”レベル、論理信号Ｓ、が
Ｌ”レベルの場合に、′Ｈｎレベルの出力Ｓ、を発生し
、論理信号Ｓｕが“Ｈ”レベル、論理信号ＳＤが′Ｈ”
レベルの場合に、“Ｌ”レベルの出力ＳＰを発生し、そ
の他の組み合わせの場合には、過渡状態を除いて、出力
端子Ｐｎ、をハイインピーダンス状態とする。

更に、第１図において、５はＤ型フリップフロンプであ
り、位相比較回路３からの論理信号Ｓ□がデータ入力接
点りに供給され、出力接点Ｑの出力信号Ｓ、がバンファ
回路６を介して論理積マトリクス１の人力信号ＩＬ、、
とＬｍ−２に供給されるように配線されている。更に、
論理積マトリクス１の所定出力（機能的にＡＮＤゲート
９で示す）からの信号ＳＣＫがフリップフロップのクロ
ック（ＣＫ）入力に供給されている。

第３図は、このような構造を有する実施例の外部同期型
プログラマブルデバイスをＰＬＬに適用した場合の回路
構成を示す。即ち、第３図中の点線内に示す部分が、こ
の実施例にかかわる外部同期型プログラマブルデバイス
であり、論理積マトリクスエ（第１図参照）の適宜の格
子点をプログラムすることによって１／Ｍ分周回路１ａ
、Ｌ／Ｎ分周回路１ｂ、信号処理回路１ｃを実現してい
る。

尚、１／Ｍ分周回路１ａは、例えば、入力端子１、に外
部からの外部信号ＳＧを入力することとし、外部信号Ｓ
ＧをＭ分周して論理和マトリクスの所定の出力０Ｒ１Ｉ
にその分周された信号Ｓ１が発生するように、論理積マ
トリクスの適宜の格子点をプログラムすることによって
実現する。

１／Ｎ分周回路１ｂは、入力信号線り、に生じる信号Ｓ
、をＮ分周して論理和マトリクスの所定の出力○Ｒｖに
その分周された信号Ｓ２が発生するように、論理積マト
リクスの適宜の格子点をプログラムすることによって実
現する。

信号処理回路ＩＣは、位相比較回路３からの出力ＳＬに
がフリップフロップ５を介して入力信号線Ｌ　ｍ−１−
Ｌ＋ｗ−２に転送されて各種の制御信号を形成する為な
どの回路であり、人力信号線Ｌ１−１Ｌヨー２と論理和
マトリクスとの間の適宜の格子点をプログラムすること
によって形成される。

又、クロック信号発生回路１０は、論理積マトリクス１
の適宜の格子点をプログラムすることによって形成して
、第１図中のＡＮＤゲート９で示す所定の論理積マトリ
クスの出力に信号ＳＣＸが発生するようにする。

更に、外付けの回路として、第３図に示するように、出
力端子Ｐｎ、に抵抗とコンデンサから威る低域フィルタ
（ラグリードフィルタ）１１を接続し、入出力端子Ｏ３
，とＯ３２の間に水晶振動子、可変容量ダイオード、抵
抗及びコンデンサ等を接続することによって増幅器２を
含めて成る電圧制御発振回路１２を構成し、低域フィル
タ１１の出力信号Ｓｐが電圧制御発振回路１２の入力接
点に供給されている。

このように構成したＰＬＬ回路によれば、電圧制御発振
回路１２が低域フィルタ１１から出力された信号Ｓ、の
電圧に対応する発振周波数の信号Ｓ、を発生し、１／Ｈ
分周回路１ｂがこの信号Ｓ７を１／Ｈに分周して信号Ｓ
２を出力する。又、１／Ｍ分周回路１ａが信号Ｓ６をＭ
分周して信号Ｓ１を出力する。そして、位相比較回路３
が信号Ｓ、と内部信号Ｓ２との位相差を検出し、該位相
差に応した信号がチャージポンプ回路４から出力され、
更に、低域フィルタ１１で積分した信号Ｓ、が出力され
る。

そして、このＰＬＬ回路における帰還制御を自動的に繰
り返すことで、信号Ｓ１と内部信号Ｓ２との位相差が零
になるように作動し、外部信号Ｓ、に対する外部同期が
実現される。

第４図は、第２図の位相比較回路及び第３図に示すＰＬ
Ｌ回路の作動を説明するために、信号Ｓ２に対して信号
Ｓ１の位相が遅れている場合、位相が進んでいる場合、
位相が完全に一致したロック状態の場合についての各接
点における信号波形を示す。

ここで、１２００μｓ以後に示すように、信号Ｓ１と３
２の位相が一致した状態になる場合、位相比較回路３中
のＡＮＤゲー）３ａ　（第２図参照）の出力信号ＳＡ中
にパルス状の所謂ヒゲが発生し、排他的論理和ゲート３
ｂの出力信号ＳＸにはこのようなパルスは生しないこと
から、位相比較回路３に最終的に生しる論理信号ＳＬＫ
にもヒゲを生しることとなり、このヒゲを含んだ論理信
号ＳＬＫを直接に論理積マトリクスによる信号処理回路
ＩＣへ供給すると、正常な信号処理を行うことができな
くなる。しかし、この実施例では、このような不要なヒ
ゲ状のパルスを除去するためのフリップフロップ５を予
め内蔵し、この論理信号ＳＬＫをフリップフロップ５を
介して論理積マトリクス内へ帰還するので、正常な信号
処理を行うこと可能である。

このように、この実施例によれば、論理積マトリクス（
第１図参照）の適宜の格子点をプログラムすることによ
ってプログラムに応じた任意の回路を実現することがで
きると共に、２信号の位相が一致か不一致か検出した論
理信号を論理積マトリクスへ供給する位相比較回路を予
め内蔵するので、外部同期型のシステムを実現するのに
極めて有効であり、汎用性に冨み、設計の自由度を大幅
に向上させることができる。

尚、上記の実施例では、ＣＭＯＳプロセスを適用して製
造する場合を説明したが、Ｂ１−ＣＭＯＳプロセスを通
用して、アナログ信号の処理が可能な位相比較回路など
を内部に形成してもよい。

〔発明の効果〕

以上説明したように、本発明によれば、外部から供給さ
れた外部信号と内部のプログラマブルロジック部で実現
された内部回路で発生した内部信号を位相比較器に人力
することによって、該外部信号と内部信号間の位相又は
周波数の進み、遅れ、一致を示す信号を発生することが
できるので、この信号が所定値に達するように例えば電
圧制御発振回路に帰還をかけるＰＬＬ等のような外部同
期型システムを容易且つ少ない部品点数で実現すること
ができる。

又、両者の信号の位相が一致か不一致かを示す信号に従
って各種の装置を制御するための制御回路をプログラマ
ブルロジック部を用いて実現することが出来るので、複
雑な外部同期型システムを容易且つ少ない部品点数で実
現することができる。

更に、プログラマブルロジ・７り部は適宜の格子点をプ
ログラムすることによって任意の回路を形成することが
できるので、設計の自由度が高く且つ変更等も容易に行
うことができる。

【図面の簡単な説明】

第１図は本発明による一実施例の構成を示す実施例構成
説明図； 第２図は位相比較回路の具体的回路例を示す回路図； 第３図は一実施例のデバイスをＰＬＬ回路に適用した場
合の回路図； 第４図は第３図のＰＬＬ回路の作動を説明するためのタ
イミングチャート； 第５図は従来のプログラマブルロジノクデハイスの構成
を示す従来例構成説明図である。 図中の符号： １；論理積マトリクス Ｉａ；］／Ｍ分周回路 １ｂｉｌ／Ｎ分周回路 １Ｃ；信号処理回路 ２；増幅器 ３；位相比較回路 ３ａ；ＡＮＤゲート ３ｂ；排他的論理和ゲート ３ｃ；ＮＡＮＤゲート ３ｄ：インバータゲート ４；チャージポンプ回路 ５ニクリツプフロンプ ６；バッファ回路 ７ａ、７ｂ；アナログスイッチ ９；論理積マドリスの一出力 ｌＯ；クロック信号発生回路 １１；低域フィルタ １２；電圧制御発振回路 １３．１５；アナログスイッチ １４；出カバソファ回路 １６；インバータゲート （外

Claims (1)

1. 【特許請求の範囲】 プログラム接続によって任意のロジック回路を実現する
   論理積マトリクス及び論理和マトリクスを有するプログ
   ラマブルロジック部と、 外部からの信号と上記プログラムによって形成されたロ
   ジック回路で形成された内部信号との位相差を比較して
   その位相差を示す信号を出力すると共に、両者の位相が
   一致か不一致かを示す信号を上記論理積マトリクスの所
   定の入力信号線へ供給する位相比較回路とを少なくとも
   備えたことを特徴とする外部同期型プログラマブルデバ
   イス。