JPH0318222B2 - - Google Patents
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- Publication number
- JPH0318222B2 JPH0318222B2 JP57171882A JP17188282A JPH0318222B2 JP H0318222 B2 JPH0318222 B2 JP H0318222B2 JP 57171882 A JP57171882 A JP 57171882A JP 17188282 A JP17188282 A JP 17188282A JP H0318222 B2 JPH0318222 B2 JP H0318222B2
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- JP
- Japan
- Prior art keywords
- processor
- input
- output
- bus
- buses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば画像データのように大容量デ
ータの行列、ベクトル演算等を行うアレイプロセ
ツサ装置に関する。
ータの行列、ベクトル演算等を行うアレイプロセ
ツサ装置に関する。
周知のように、アレイプロセツサ装置は例えば
画像処理等のように行列、ベクトル演算等の繰返
し計算を高速に行う処理に適用されている。ま
た、その一般的な使用形態は、第１図に示す如く
汎用計算機（例えば、ミニコンピユータ）１１に
アレイプロセツサ装置１２およびその他の周知機
器１３が接続され、これらアレイプロセツサ装置
１２および周辺機器１３は汎用計算機１１によつ
て制御されるとともに、必要なデータが入出力さ
れる。
画像処理等のように行列、ベクトル演算等の繰返
し計算を高速に行う処理に適用されている。ま
た、その一般的な使用形態は、第１図に示す如く
汎用計算機（例えば、ミニコンピユータ）１１に
アレイプロセツサ装置１２およびその他の周知機
器１３が接続され、これらアレイプロセツサ装置
１２および周辺機器１３は汎用計算機１１によつ
て制御されるとともに、必要なデータが入出力さ
れる。
この種のアレイプロセツサ装置の構成は高速処
理を行なうため、シグナルプロセツサ（アレイを
構成する単位プロセツサ）がパイプライン構造あ
るいは並列構造とされている場合が多い。しか
し、このような構造においても限られた処理のみ
に利用される場合はアレイプロセツサ装置の機能
を十分に生かすことが困難である。つまり、パイ
プライン構造の一部のみ、あるいは並列構造にお
ける一部のプロセツサのみで十分処理可能な場合
は処理に対して余裕がある反面無駄が多い。しか
しながら、ある程度固定化された処理に対して専
用のハードウエアを開発すれば、性能的には必要
十分な装置を得ることができるが、他の処理に適
用することが困難となるため、その装置が汎用性
の無いものとなる欠点を有している。
理を行なうため、シグナルプロセツサ（アレイを
構成する単位プロセツサ）がパイプライン構造あ
るいは並列構造とされている場合が多い。しか
し、このような構造においても限られた処理のみ
に利用される場合はアレイプロセツサ装置の機能
を十分に生かすことが困難である。つまり、パイ
プライン構造の一部のみ、あるいは並列構造にお
ける一部のプロセツサのみで十分処理可能な場合
は処理に対して余裕がある反面無駄が多い。しか
しながら、ある程度固定化された処理に対して専
用のハードウエアを開発すれば、性能的には必要
十分な装置を得ることができるが、他の処理に適
用することが困難となるため、その装置が汎用性
の無いものとなる欠点を有している。
この発明は上記事情に基づいてなされたもの
で、その目的とするところはスイツチを切換える
ことによりパイプラインの段数および並列度を任
意に設定することが可能であり、必要最小限の構
成で優れた高速性、汎用性を得ることが可能なア
レイプロセツサ装置を提供しようとするものであ
る。
で、その目的とするところはスイツチを切換える
ことによりパイプラインの段数および並列度を任
意に設定することが可能であり、必要最小限の構
成で優れた高速性、汎用性を得ることが可能なア
レイプロセツサ装置を提供しようとするものであ
る。
この発明は、複数のシグナルプロセツサを入力
出力バス間に並列接続されたプロセツサ群と、こ
のプロセツサ群が出力バスを介して接続される記
憶部と、これらプロセツサ群の入力バスを共通接
続した状態と、隣接するプロセツサ群の出力バス
と入力バスを接続した状態とに切換えられるスイ
ツチ制御手段とを備えるものである。
出力バス間に並列接続されたプロセツサ群と、こ
のプロセツサ群が出力バスを介して接続される記
憶部と、これらプロセツサ群の入力バスを共通接
続した状態と、隣接するプロセツサ群の出力バス
と入力バスを接続した状態とに切換えられるスイ
ツチ制御手段とを備えるものである。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第２図はアレイプロセツサ装置を示すものであ
り、このアレイプロセツサ装置は第１図と同様に
汎用計算機（例えばミニコンピユータあるいはマ
イクロコンピユータ）によつて総合的に制御され
る。ここで、２１1，２１2〜２１ｎはそれぞれプ
ロセツサ群である。このプロセツサ群２１1，２
１2〜２１ｎはそれぞれ入力バスI1，I2〜Inおよび
出力バスO1，O2〜Onの相互間に接続された複数
個のシグナルプロセツサP11，P21〜Pm1，P12，
P22〜Pm2……P1nP2nPmnから構成されている。
このような構成の各プロセツサ群２１1〜２１ｎ
の出力バスO1〜Onの一端部は一括され、入出力
制御部２２を介して対容量メモリ２３に接続され
る。この大容量メモリ２３は例えば半導体メモリ
あるいは磁気デイスク装置によつて構成され、半
導体メモリの場合はアレイプロセツサ装置に組込
まれ、磁気デイスク装置の場合は第１図に示す周
知装置１３と同様にデータバスに接続される。ま
た、前記プロセツサ群２１2〜２１ｎの入力バス
I2〜InにはそれぞれスイツチS2，S3〜Snを構成す
る可動接片S21、S31〜Sn1が設けられる。このス
イツチS2，S3〜Snの一定固定接点S22、S32〜Sn2
はそれぞれプロセツサ群２１1，２１2〜２１o-1
（図示せず）の出力バスO1，O2〜Oo-1の他端部に
接続され、スイツチS2，S3〜Snの他方固定接続
S23、S33〜Sn3はそれぞれプロセツサ群２１1の入
力バスI1に接続される。この入力バスI1は前記入
出力制御部２２を介して大容量メモリ２３に接続
される。
り、このアレイプロセツサ装置は第１図と同様に
汎用計算機（例えばミニコンピユータあるいはマ
イクロコンピユータ）によつて総合的に制御され
る。ここで、２１1，２１2〜２１ｎはそれぞれプ
ロセツサ群である。このプロセツサ群２１1，２
１2〜２１ｎはそれぞれ入力バスI1，I2〜Inおよび
出力バスO1，O2〜Onの相互間に接続された複数
個のシグナルプロセツサP11，P21〜Pm1，P12，
P22〜Pm2……P1nP2nPmnから構成されている。
このような構成の各プロセツサ群２１1〜２１ｎ
の出力バスO1〜Onの一端部は一括され、入出力
制御部２２を介して対容量メモリ２３に接続され
る。この大容量メモリ２３は例えば半導体メモリ
あるいは磁気デイスク装置によつて構成され、半
導体メモリの場合はアレイプロセツサ装置に組込
まれ、磁気デイスク装置の場合は第１図に示す周
知装置１３と同様にデータバスに接続される。ま
た、前記プロセツサ群２１2〜２１ｎの入力バス
I2〜InにはそれぞれスイツチS2，S3〜Snを構成す
る可動接片S21、S31〜Sn1が設けられる。このス
イツチS2，S3〜Snの一定固定接点S22、S32〜Sn2
はそれぞれプロセツサ群２１1，２１2〜２１o-1
（図示せず）の出力バスO1，O2〜Oo-1の他端部に
接続され、スイツチS2，S3〜Snの他方固定接続
S23、S33〜Sn3はそれぞれプロセツサ群２１1の入
力バスI1に接続される。この入力バスI1は前記入
出力制御部２２を介して大容量メモリ２３に接続
される。
尚、前記シグナルプロセツサP11〜Pmnは総べ
て同一構成であり、例えば一個の超LSIあるいは
複数個のICで構成される。第３図はシグナルプ
ロセツサの一例を示すものであり、３１は入出力
バスに接続される入出力インタフエースである。
また、３２はプログラムメモリであり、このメモ
リ３２に記憶されたプログラムによつてデータメ
モリ３３、係数メモリ３４がアクセスされ、処理
用メモリ３５、和算器３６、積算器３７を介して
所定の演算が行われる。この演算結果の出力ある
いは他のシグナルプロセツサや大容量メモリ２３
とのデータの入出力は前記入出力インターフエー
ス３１を介して行われる。
て同一構成であり、例えば一個の超LSIあるいは
複数個のICで構成される。第３図はシグナルプ
ロセツサの一例を示すものであり、３１は入出力
バスに接続される入出力インタフエースである。
また、３２はプログラムメモリであり、このメモ
リ３２に記憶されたプログラムによつてデータメ
モリ３３、係数メモリ３４がアクセスされ、処理
用メモリ３５、和算器３６、積算器３７を介して
所定の演算が行われる。この演算結果の出力ある
いは他のシグナルプロセツサや大容量メモリ２３
とのデータの入出力は前記入出力インターフエー
ス３１を介して行われる。
上記構成において、スイツチS1，S2〜Snの可
動接片S21〜Sn1が第２図に示す如く総べて固定接
点S22〜Sn2に接続されている場合最大ｎの段パイ
プライン処理ができる。
動接片S21〜Sn1が第２図に示す如く総べて固定接
点S22〜Sn2に接続されている場合最大ｎの段パイ
プライン処理ができる。
第２図の状態におけるパイプライン演算をする
ときの動作を説明すると、まず、汎用計算機の制
御により大容量メモリ２３から入出力制御部２２
を経由して原データがプロセツサ群２１1に入力
される。このデータはプロセツサ群２１1の中の
各シグナルプロセツサにP11，P21……，Pn1の順
に入力される。各シグナルプロセツサに前記デー
タが入力されると同時に処理が開始される。処理
は、シグナルプロセツサP11，P21…，Pn1の順に
終了するが、終了次第汎用計算機からの制御のも
とに出力バスO1にP11，P21……，Pn1の順にデー
タが出力される。このデータは、プロセツサ群２
１2の入力バスI2を経由して、プロセツサ群２１2
各シグナルプロセツサに入力される。以下プロセ
ツサ群２１1と同様の動作を繰り返す。最後にプ
ロセツサ群の出力は、入出力制御部２２を経由し
て、大容量メモリに転送される。また、可動接片
S21〜Sn1を総べて固定接点S23〜Sn3に接続した場
合、P11からPmnの全シグナルプロセツサによつ
て並列処理を行なうことができる。なお、このと
き、各段の出力が共通のバスに接続されることに
なるが、アレイプロセツサ装置を総合的に制御し
ている汎用計算機によつて、データの衝突を避け
るようになされる。すなわち、汎用計算機が各段
のシグナルプロセツサの処理状況及びバスの使用
状況をモニターし、各段のシグナルプロセツサ毎
に出力許可を与える周知の方法をとつている。ス
イツチS2〜Snは手動あるいはソフトウエアによ
つて切換え設定可能とされている。例えば固定化
された処理を行う場合はスイツチを所定の状態に
固定しておき、時係列で変化する処理を行う場合
等においては高速演算が可能なように前記汎用計
算機によつてプログラマブルに切換えられる。
ときの動作を説明すると、まず、汎用計算機の制
御により大容量メモリ２３から入出力制御部２２
を経由して原データがプロセツサ群２１1に入力
される。このデータはプロセツサ群２１1の中の
各シグナルプロセツサにP11，P21……，Pn1の順
に入力される。各シグナルプロセツサに前記デー
タが入力されると同時に処理が開始される。処理
は、シグナルプロセツサP11，P21…，Pn1の順に
終了するが、終了次第汎用計算機からの制御のも
とに出力バスO1にP11，P21……，Pn1の順にデー
タが出力される。このデータは、プロセツサ群２
１2の入力バスI2を経由して、プロセツサ群２１2
各シグナルプロセツサに入力される。以下プロセ
ツサ群２１1と同様の動作を繰り返す。最後にプ
ロセツサ群の出力は、入出力制御部２２を経由し
て、大容量メモリに転送される。また、可動接片
S21〜Sn1を総べて固定接点S23〜Sn3に接続した場
合、P11からPmnの全シグナルプロセツサによつ
て並列処理を行なうことができる。なお、このと
き、各段の出力が共通のバスに接続されることに
なるが、アレイプロセツサ装置を総合的に制御し
ている汎用計算機によつて、データの衝突を避け
るようになされる。すなわち、汎用計算機が各段
のシグナルプロセツサの処理状況及びバスの使用
状況をモニターし、各段のシグナルプロセツサ毎
に出力許可を与える周知の方法をとつている。ス
イツチS2〜Snは手動あるいはソフトウエアによ
つて切換え設定可能とされている。例えば固定化
された処理を行う場合はスイツチを所定の状態に
固定しておき、時係列で変化する処理を行う場合
等においては高速演算が可能なように前記汎用計
算機によつてプログラマブルに切換えられる。
上記構成によれば、スイツチS2〜Snを切換え
ることによりパイプラインの段数あるいはシグナ
ルプロセツサの並列度を任意に設定することが可
能である。したがつて、処理目的やデータ量に応
じてアレイプロセツサ装置を必要十分な構成とす
ることができるため、従来に比べて優れた高速
性、汎用性を実現できる。
ることによりパイプラインの段数あるいはシグナ
ルプロセツサの並列度を任意に設定することが可
能である。したがつて、処理目的やデータ量に応
じてアレイプロセツサ装置を必要十分な構成とす
ることができるため、従来に比べて優れた高速
性、汎用性を実現できる。
また、１台のアレイプロセツサ装置を各種処理
目的に適用することができるため、処理目的等に
応じて専用の装置を開発する必要がなく、経済性
に応じて優れている。
目的に適用することができるため、処理目的等に
応じて専用の装置を開発する必要がなく、経済性
に応じて優れている。
さらに、シグナルプロセツサがマトリクス状に
配置されているため、スイツチS2〜Snを切換え
るだけで容易に構造を変えることができるととも
に、この制御も容易である。
配置されているため、スイツチS2〜Snを切換え
るだけで容易に構造を変えることができるととも
に、この制御も容易である。
また、ある構造において処理を行なつている場
合、スイツチS2〜Snの操作により必要に応じて
バツクアツプ用としてのシグナルプロセツサを接
続することができるため、高信頼性設計が可能で
ある。
合、スイツチS2〜Snの操作により必要に応じて
バツクアツプ用としてのシグナルプロセツサを接
続することができるため、高信頼性設計が可能で
ある。
以上、詳述したようにこの発明によれば、スイ
ツチを切換えることによりパイプラインの段数お
よび並列度を任意に設定することが可能であり、
必要最小限の構成で優れた高速性、汎用性を得る
ことが可能なアレイプロセツサ装置を提供でき
る。
ツチを切換えることによりパイプラインの段数お
よび並列度を任意に設定することが可能であり、
必要最小限の構成で優れた高速性、汎用性を得る
ことが可能なアレイプロセツサ装置を提供でき
る。
第１図はアレイプロセツサ装置の使用形態を示
す構成図、第２図はこの発明に係わるアレイプロ
セツサ装置の一実施例を示す構成図、第３図はシ
グナルプロセツサの一例を示す構成図である。 ２１1，２１2〜２１ｎ……プロセツサ群、P11
〜Pmn……シグナルプロセツサ、I1〜In……入力
バス、O1〜On……出力バス、S2〜Sn……スイツ
チ、２３……大容量メモリ。
す構成図、第２図はこの発明に係わるアレイプロ
セツサ装置の一実施例を示す構成図、第３図はシ
グナルプロセツサの一例を示す構成図である。 ２１1，２１2〜２１ｎ……プロセツサ群、P11
〜Pmn……シグナルプロセツサ、I1〜In……入力
バス、O1〜On……出力バス、S2〜Sn……スイツ
チ、２３……大容量メモリ。
Claims (1)
- １ 入出力制御部を介して大容量メモリに接続さ
れる入力バス及び出力バスと、この入出力バス間
にシグナルプロセツサが複数個接続されたプロセ
ツサ群と、このプロセツサ群が出力バスを介して
複数個接続される他のプロセツサ群と、これらプ
ロセツサ群の入力バスを共通接続した状態と、隣
接するプロセツサ群の出力バスと入力バスを接続
した状態とに切換えられるスイツチ制御手段とを
具備し、これらが、前記アレイプロセツサ装置の
各段のシグナルプロセツサの処理情況及び使用状
況をモニターし、各段のシグナルプロセツサ毎に
出力許可を与える汎用計算機により制御されるよ
うにしたことを特徴とするアレイプロセツサ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171882A JPS5960683A (ja) | 1982-09-30 | 1982-09-30 | アレイプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171882A JPS5960683A (ja) | 1982-09-30 | 1982-09-30 | アレイプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960683A JPS5960683A (ja) | 1984-04-06 |
| JPH0318222B2 true JPH0318222B2 (ja) | 1991-03-12 |
Family
ID=15931540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171882A Granted JPS5960683A (ja) | 1982-09-30 | 1982-09-30 | アレイプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960683A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661079B2 (ja) * | 1984-12-27 | 1994-08-10 | 株式会社東芝 | デ−タ処理装置 |
| JPS636656A (ja) * | 1986-06-27 | 1988-01-12 | Nec Corp | アレイプロセツサ |
| JPS63113752A (ja) * | 1986-10-31 | 1988-05-18 | Nec Corp | アレイプロセツサ |
| WO2000028430A1 (en) | 1998-11-10 | 2000-05-18 | Fujitsu Limited | Parallel processor system |
| US9430239B2 (en) * | 2013-03-12 | 2016-08-30 | Qualcomm Incorporated | Configurable multicore network processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135263A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Real-time signal processor on multiprocessor system |
-
1982
- 1982-09-30 JP JP57171882A patent/JPS5960683A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960683A (ja) | 1984-04-06 |
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