JPS587920A - 電荷結合アナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は定量の電荷に基づいて動作するアナログ・デジ
タル変換器に関する。

好適な実施例は電荷結合素−ｆ−（ＣＣＤ　）として実
施されるが、その特徴点はパイプライン動作（−上記で
明らかとなる逐次並列動作）をすることと、チップに本
当に必要な面積を少４〔＜できることである。

技術背景 アナログ　デジタル変換器（以Ｆ、Ａ／Ｄ変換器と称す
る）を提供しようとする第１の目的は、その機能を正確
目４つ迅速に、また出来る丈少Ａ已・費用で実行するこ
とである。その費用’＜Ａ定する重要なパラメータの１
つ目チップに必ｍｉな面積である。定限の電荷に基づい
て動作するＡ／Ｄ変換器は従来技法でも試憧されてきた
。例えば本出願人による米国特、作出１順第１４３７０
４シ；（１９８０年４月２５日出ｌ１ｉｉＩ′ｌ）の［
電荷転送の早（・Ａ／Ｄ変換器−１にもその１つが開示
される。

従来技法のパイプラインによる電荷結合Ａ／Ｄ変換器（
３乃至４ステージを含むものの少なくとも幾つか）の１
つの問題点は、少なくとも１個、恐らくは数個の低次の
ステージを、複数個の高次のステージに結合しなければ
ならなかったことである。このく＾果、かなりの面積が
必要となり、そのチップのレイアウトを複雑にしてしま
う。またそれにイー１随して、１個若しくはそれにＪＬ
−の低次のステニジが、１個若しくはそれ以上の高次の
ステージに基づ（基準電荷凸子基準電圧を生じるために
かなりの量の論理回路を必要とする。このような従来技
術のパイプライン式の電荷結合Ａ　／　Ｄ変４ｆ！！器
の１例が、本出願人の米国特許出願第４７５５７号（１
９７９年６月１１日出１酊１）に開示されている。

他にもパイプライン式の電荷結合Ａ／Ｄ変換器が、Ｍｃ
Ｌｅａｎ氏編集の「ＥｌｅｃｔｒｏｎｉｃＩｍａｇｉｎ
ｇＪ　（Ａｃａｄｅｍｉｃ　Ｐｒｅｓｓ、　１９７９年
）の第９２頁乃至第９４頁に、Ｔｏｍｐｓｅｔｔ氏の［
Ｖｉｄｅｏ　　Ｓｉｇｎａｌ　Ｇｅｎｅｒａｔｉｏｎ　
　（ビデオ信号死生）」と題する１文として開示されて
いる。ＣＣＤで電荷を引出すというのは、電荷を加える
のに比べて時ｊｊｌｉｌのかかる過程である。更に、電
荷を（６） 引き出すというのは不正確になりがちである。

従って本発明の目的の１つは、−；ｊｌｌのアナログ信
号を迅速にデ７ンタル化する為にパイプラインモードで
動作する簡単で小！起すのＡ／Ｄ変換器を提供すること
にある。

本発明の具体的な目的は、一連のアナログ電荷束を、連
続的な近似の過程によって迅速にデジタル化するようパ
イプライン・モードで動作する簡単で小型の電荷結合Ａ
／Ｄ変換器を提供することにある。

本発明の他の目的は、信号の電荷だけでな（基準の電荷
もパイプライン・モードで伝播され、従って基準電荷発
生器を１つしか必要としないような電荷結合Ａ／Ｄ変換
器を提供することにある。

本発明の他の目的は、複数のステージを含み、任意の１
つのステージではその次の高次のステージかも発生され
る情報しかその処理過程で必要とせす・従″′″″種’
７Ｆ）ｙ＜ｆ　　ｉ′を相互接続する０に　　　　　１
必要な面積枚び論理回路が最小限で済むようなパイプラ
インの電荷結合Ａ／Ｄ変換器を提供するこ（４） とにある。

本発明の概要 複数個の逐次に配列されたパイプラインのステージが、
ステーＳ二′からステージへと信号文び基準の電荷束を
逐次に進めるよう結合されている、パイプライン式の雷
１荷結合Ａ／Ｄ変換器が如−１１の目的を達成するだめ
提供される。このパイプラインのＡ／Ｄ変換器は、出力
ビットの流れに於いて各ビット毎に１ステージ必要であ
る。従って入力のアナログ信号の電荷に相当するｎビッ
トのデジタルのワードを与えるためにこのＡ／Ｄ変換器
はｎ個のステージを含む。そしてＡ／Ｄ変換を実行する
のに必要な時間は全ステージの合計動作時間となる。し
かしこのＡ／Ｄ変換器がパイプライン式なので、一連の
異なる電荷束に対応する一連のＮビットから成る各デジ
タル　ワードは、前の信号の電荷束に対応する前のデジ
タル・ワードに続き、ｕｉ云−のステージの処理時間に
相当する遅延時間間隔で生じる。従って本発明は、１つ
の視点によれば、下記のような電荷結合Ａ／Ｄｆ漁器を
提供する。即ち複数個のパイプラインのステージで基準
電荷Ｑ　及び入力アナログｒ＝号１イ荷Ｑ　に一連の近
似を与えるような電イｄｆ結合Ａ／Ｄ変換器であって、
特に上Ｒ己のバイフ゛ラインのステージは、ＬＨ己の入
力アナログ信号電荷Ｑ　のデジタル表示を表わすビット
ストリングｂ１乃至ｂＮを生じるため、その直前のステ
ージにのみ結合されて大小比較を行なう電荷処理手段を
含むＶ換器である。１本発明によれば、各ステージはＦ
記の２つの入力信号をうける比較器を含むっその第１の
入力は入力アナログ信号電荷Ｑ　か又はそれを１６正す
るよう処理された修正電荷であり、またその第２の入力
は基憔アナログ電荷Ｑ　か又はその修正電荷である。そ
の２つの入力信号のうちのいずれが大きいかによって、
比較器はその２つの可能な出力信号のうちの１つを生じ
１．これがテジクル出力のビットに相当することになる
。以下で開示する本発明の２つの実施例は、比較器への
入力が２つの入力端子のところに同時に与えられる同時
比較器と、比較器への入力が１つの共通入力端子に逐次
に与えられる逐次比較器との２種類の比較器を用いる。

もう少し詳細に説明すると、本発明の第１実施例によれ
ば、変換器の最初に入力される最上位ビットの第１ステ
ージは、１つの入力と２つの出力とを負する電荷分割器
（Ｓｌ）を含み、これによって基準電荷Ｑ、を分割して
夫々Ｑｒ／２の２つの出力の定量電荷な学える。これら
２つの出力のうちの第１の出力は比較器の基準電荷束で
あり、これは第１の電界ゲートに与えられ、また第２の
出力は（次のステージの）第２の電荷分割器に与えられ
る。従って第２の電荷分割器の２つの出力は夫々Ｑ　／
４の電荷を有する。上記の第１ステージは、アナログ信
号′イ荷Ｑ　が与えられる第２電児ゲートを含む。第１
ステーミンのこれらの電界ゲートは、（その中に含まれ
る）比較器に（同時に）入力を４える。従ってこの第１
ステーｉりでは信号電荷Ｑ　が比較器の基準゛「に荷車
Ｑｒ／２　と比較される。その信号電荷Ｑ、がＱｒ／２
　　よりも大きけ（７） れば、最−ｈ位ピッ１（ｂｉ）は１になり、逆に小さけ
ればｂｌはＯになる。

第２のステージ反びその後の各ステージは（最後のを除
けば）同じである（以下で、一般ステージと称する）。

この最初の一般ステージは、第１電界ゲートの出力が接
続される第６電界ゲートと、第２電界ゲートの出力が接
続される第４電界ゲートとを有し、これらの電界ゲート
もまた比較器への入力を生じる。そのステージは、第２
電荷分割器（Ｓ２）を含む。　このステージの電界ゲー
トは各々もう１つの入力を含む。第６の電界ゲートは、
最上位ピッ）（ｂｌ）が１の場合に第２分割器からの１
疹正電荷束（即ちＱ／４）を与えるような第２の入力を
有する。同様に、最−Ｆ位ビット（ｂｌ）が０の場合、
第４の電界ゲートは修正電荷束（Ｑｒ／４）を与えるよ
うな第２の入力を有する。従って最上位ピッ）　（ｂｌ
）の状態に拘らず、上述の２つの電荷束Ｑ　／４のうち
の一方はいずれかの電界ゲートで使用される必要がなく
なる。この使用されない電荷束は、その後のステージの
分割器で（８） 利用され得るよう併合箇所に結合される。第２ステーｉ
りの比較器は斯して第６及び第４の電嚇ゲートの電荷束
を比較し、その信号入力が基準入力より大きいか小さい
かに依って次に高い−Ｆ位ビット（ｂ２）を生じる。最
上位ピッ）（ｂｌ）の状態に依って、邦ｊ−電荷束はＱ
　／２若しくは６Ｑ／４ｒ　　　　　　　　　　　　　
　　　　　　　　ｒのいずれかになり、第２ステージの
信号電荷束はＱ　若しくはＱ　　＋Ｑ／４になる。本発
明のこの実施例によれば、第２分割器の出力の切換えは
、第１ステージの比較器の出力で制御される電荷切換器
即ちスイッチにより行なわれる。即ち第２分割器で作ら
れた２飼の箱、荷車は、第３電児ケート及び併合箇所へ
年えもれるか、又は第４電界ゲート反び併合箇所へ与え
られる。

最初の一般ステ＝ジで行なわれた過程は、その後の各一
般ステージでも続けられる。従って成る種の従来技法の
変換器に比べると、本発明の場合は各ステージが直ぐ隣
りのステージにしか結合されないことが理解出来よう。

必要なら、同じ入力信号の定量電荷に係るビットが同時
に出力されるよう各ステーεンに、［ずれケ右すルジス
タのステージを設けても曵い。

本発明の第２実施例によれば、各比較器は逐次の入力を
受ける。この為に各ステージは１個しか電界ゲートを含
まない。何故ならば比較器へ入力される電荷束は両方と
もその１個の電界ゲートを通されるからである。他方、
第２のステージやその後のステージの各々には、信号電
荷束若しくｄ：その修正値の電荷束、又は基準電荷束若
しくはその１自正値の電荷束のいずれかを−Ｒｔ的に貯
蔵する為の一時的貯蔵箇所が含まれる。各ステージは、
電荷分割器を含む。第１ステージの分割器は１対の出力
電荷束Ｑ　／２を生じ、まだ第２ステージの分割器は１
対の電荷束Ｑｒ／４を生じる。これらのＱ　／４の電荷
束の一方は、次の隣りのステージの分割器に与えられる
。そして他方（修正電荷束）は、第１ステージの比較器
の出力に従って制御される切換器（即ちスイッチ）に与
えられる。

この修正電荷束は、そのスイッチを介して、その一時的
貯蔵箇所若しくは電界ゲートに結合されることができ、
そこで叱較器用のｘｅ電電荷車しくは信シ）電荷束のい
ずれかと合計される。

本発明の２つの好適な実施例について説、明する前に、
両実施例に関係するアルゴリズムを説明しよう。先ず本
明細書では、Ａ／Ｄ変換器への入力となるアナログ信号
電荷束をＱ　とし、基準電荷束をＱ　とする、Ｑｌｄま
た恒犬許′答電荷Ｑ　に等しい。Ａ／Ｄ変換ＨＨは、Ｗ
という値を、Ｎビットの２進ワードで、Ｑ　にＷ／２Ｎ
の比を乗じた値がＱ　となるように決める。Ｗはビット
・ストリングｂ１、ｂ２　ｂＮで表わされる。但しｂｌ
は最Ｉ−位ビソ）（ＭＳＢ）であり、ｂＮは最下位ビッ
トである。Ａ／Ｄ変換器はＮに等しい数のステージを含
む。従ってそれは各ビット毎に１ステージを有し、また
各ステージは１個の比較器を有する。この比較器は、信
号電荷東若しくはそこから引出された電荷中のいずれか
を、基準電荷束若しくはそこから引出された電荷束のい
ずれかと比較（１１） する。−酸ステージｎの用台、出力ビソｌ−ｂ　　は下
記の式で表わされる。

但しｉはｂＸの逆数である。（ｎは１乃仝Ｎの整数。）
各ステージは上記の式で表わされるような大小の比較を
する。その比較が満足されるとき１、またその比較が満
足されないとき０の出力ｂｎを生じる。各ステージの比
較器に適当な電荷入力を与えるためには、２個の電荷転
送路が維持される。第１実施例ではその２つの経路は、
隔離された並列の経路である。第２実施例では、その２
つの経路は１つの物理的経路で時間的に多重送信される
。（電荷発生器ＣＧで始まる）基準電荷転送路では、Ｑ
　又は高次のステージの必要に応じてＱｒを修正した電
荷束が伝播される。（信号入力で始まる）並列の信号電
荷転送路では、Ｑ又は高次のステージでの必要に応じて
Ｑ８を修正した電荷束が伝播される。

下記で説明する本発明の２つの実施例のうち第（１２） １実施例（第１図投び第１Ａ図乃至第１Ｇ図）は高速動
作に最適であり、同時比較器を用いて（・る。

第２実施例は精度の高い動作に最適であり、入力が逐次
に学えられるような逐次比較器即ち［共通井戸−１叱較
器を用いている。各比較器はそれ自体は従来技法で知ら
れている。特に適する比較器は前述の本出願人による米
国特許出願明細書に記しであるが、他の比較器も本発明
を逸脱しない範囲で使用できる。

例えば第１Ａ図及び第１Ｂ図のように成る図では、２種
類の線が描かれているが、実線は電気的な接続線を、ま
た破線は重荷転送路を示す。

云う迄もな（、前者は導体の条帯として実施されるが、
後者は逐次のクロック信号で制御される電位を有する一
連の電荷貯蔵箇所として実施される。

具体的な実施例の説明：第１実施例 第１Ａ図及び第１Ｂ図には、本発明の第１実施例のブロ
ック図を示す。第１Ａ図乃至第１Ｇ図が６ステージのＡ
／Ｄ変換器しか示していないが、尚業者にはそのステー
ジの数を変えることは容易であろう。このＡ　／　Ｄ変
換器は、最初のステージ、即ち最上位ビットを生じるス
テージと幾つかの一般ステージと′を５合む。後者の各
ステージ同店は（適宜使用できる、「ずれを直す」レジ
スタを除けば）同一である。第１Ａ図乃至第１Ｂ図は各
ステージに下記で述べる種々の素子を含む。Ａ／Ｄ変換
器の素子は、基準電荷束（Ｑｒ）を発生する電荷発生器
ＣＧを含む。そのＱｒは、信号電荷束部に許容される最
大電荷に等しい。ここで使用する特定の電荷発生器ＣＧ
は、「Ｃｈａｒｇｅ　Ｔｒａｎｓｆ、ａｒＤ”ｅｖｉｃ
ｅｓ（電荷転送素子）」と畑するＳ　ｅｑｕ　ｉ　ｎ氏
ほかの著書（Ａｃａｄｅｍｉｃ　Ｐｒｅｓｓ　１９７５
年）の第５１頁の第６・１３図に示されるものなど、当
業者に知られた任意のものでよい。比較器Ｃ１乃至Ｃ６
は、第１Ｄ図乃至第１Ｅ図で詳細に説明する。電界ゲー
ト（ＦＧ）、分割器（Ｓ）及び併合箇所（Ｍ）は、ＣＣ
Ｄ電極を構成するものとして図示したが、その概略図は
第１Ｃ図にも示す。

同様にスイッチＳｗ、などもＣＯＤ電極として図示しし
たが、こｆｌらも第１Ｃ図に示す４つ電界ゲート（ＦＧ
）は、浮き型のケートである非破壊電荷感知箇所であっ
て、そこからはそｆｌらの下部の電位井戸の雷１荷の変
化に比例する電圧を（実際の導電性の出力として）生じ
る。電界ゲートが非破壊なので、第１Ａ図及び第１Ｂ図
に示さ才１ろように、その変化を生じる電荷が、Ｆ　Ｇ
　２　　及びＦＧ４　間の破線の電荷転送路でその電界
ゲートから移されることができる。

またＡ／Ｄ変換器はその入力電荷束を２等分する電荷分
割器Ｓ（分割器の１例は上述の本出願人による米国特許
出願明細書に示す）を含む。

電荷併合箇所Ｍは、更に２個の入力ポートからの電荷束
を結合する一般ステージにも含まわる。

このような併合箇所Ｍも当業者には知もねでいる。

ｉｔの最下位ビット・ステージは複数個のドレインＤを
含み、各ドレインは拡散又は注入によって形成されたド
レインであってＡ／Ｄ変換器からの信号電荷及び基準電
荷を除去するためのものである。ドレインも又当業者に
知らｊｌている。　・一般ステージ反ひ最下位ビット　
ステージは両方とも電荷切換器ＳＷを含み、これらは制
御信号の状態によって１対のＢｆ能な出力゛径路のうち
の一方に１個又は複数個の人力電荷束を導（よう配列さ
れている。第１Ａ図に示すように、電荷切換器５ＷＩＲ
びＳＷ２は、惜トイ立ビット　ステーインの比較器Ｃ１
の出力によって制伽１される。これらの電荷切換器は単
一磁極片のダブル　スロー　スイッチに似ている。

最後に、各ステージは［ずれを直す一１テジタル・シフ
ト・レジスタ（Ｄ　Ｒ）のステージ群を図示の通り必要
に応じ含んでも良い。これにより１（固の特定の入力電
荷束を表わす２進ワードが並列のデジタル出力ボートか
ら同時に生じる。第１Ａ図乃至第１Ｇ図から明らかなよ
うに、デジタル・ワードＷのピッｉ−数は、−酸ステー
ジの数を増やすことによって増やすことができる。（口
゛れを直すルジスタが使用される場合には、その長さは
（；ｌけ足される一般ステージ毎に異なる。） パイプラインのＡ／Ｄ変換器は、信号電荷路及び％　亭
Ｎ荷路を含む。これらの各経路は、各ステージに電界ゲ
ートを含む。第１Ａ図乃至第１Ｂ図に示すように、基準
の電荷路は、並列の電荷路のうちの上部に示すものであ
り、信号電荷路は下部に示す電荷路である。中間の電荷
転送路は、１作正電荷束によって（ングザグに■ｆＬむ
。このアルゴリズムを実Ｊｓするに際し、１．（桑電荷
路で担持される電荷束は、ステージからステージへと進
むｍ゛に、ｉ所々のステージの２１色ビットによって修
正され得る。

同様に、信号電荷路も高次のステージのビットの状態に
応じて１作正されるような電荷束を担持する。

１ステージの切換器用の制御信号は、その前のステニジ
の比較器から生じるだけである。

第１のステージでは、基準電荷Ｑｒが初めて分割され、
（分割器８１）比較器基準電荷である電荷束の１つＱ　
／２が、電界ゲートＦＧ１の下で電位井戸に与えられる
。入力アナログ信ＦｊｆＮ、荷車Ｑ８が、￥！Ｗゲー）
ＦＧ２の下でその電位井戸に僕えもれる。この電位井戸
は、比較器クロックパルスの制ｉｒｎ＋下で、電界ゲー
ト電極を高し−くルにすることによって生じるｊ上山’
２　ｉｂｉ　Ｃ１を・”Ｉ　ｉｔ少にバランス（同調）
させるのに、同じクロック１４旧１１が使用される。そ
れらの電（ゼｆ井戸に対応する］旧、７は、今や微妙に
バランスされた比較器Ｃ１にＦＧ１／ｉびＦＧ２によっ
て与えられる。そこで１ｅｆｔ　中々器は、これらの電
位の下でその２つの安定状態のうちの１つに切換わる。

ＱｓがＱｒ／２よりも大きいかそれに等しい場合、それ
は［１１という安定状態に切換るが、Ｑ８がＱｒ／２　
よりも小さく・場合は［Ｏ−１という安定状態に切換わ
る。適当Ａ「クロック・パルスの制御下で、比較器Ｃ１
の逐次出力は、「ずれを直す」レジスタ（これがあれば
の話だが）の遅す正ステージＤＲＫ進む。分割器Ｓ１か
らのもう１つの出力は、次のステージの分ｙｆｌ　？ｊ
ｉＦ　Ｓ　２への入力として与えられ、Ｓ２の２個の出
力（各々Ｑｒ／４）は１対の切換？＋ｇ　Ｓ　ｗ　１及
びＳ　Ｗ　２に与えられる。これらの切換器（Ｓ　Ｗ　
１　）のうちの一番上のはＱｒ／４　　を電界ゲ−）Ｆ
Ｇ３若しくは併合領域Ｍのいずれかに与え、同様に他の
切換ｔ’ｆｒ　Ｓ　Ｗ　２も併合領域Ｍ若しくは電Ｗゲ
ートＦＧ４のいずれかに別の電荷束Ｑｒ／４を与える。

比較器Ｃ１の状態に依存していずれかの電荷束Ｑｒ／４
　が与えられる。従っていずれの状態であっても、分割
器Ｓ６に結合された併合領域Ｍには常に１つの電荷束Ｑ
ｒ／４　がある。電Ｗゲ−）ＦＧ３がＱｒ／２を受けて
いるので、電界グー）ＦＧ３のところに生じる電荷はＱ
、／２か又は、それにＱｒ／４　’＆合計した骨の電荷
である。同様に、電界グー）ＦＧ４のところの電荷は、
Ｑ８又はそれにＱｒ／４　を合計した葦の電荷である。

−１−述のように、第１Ａ図及び第１Ｂ図は、電界ゲー
トのところに合計値が生じることを示すが、これが不可
欠という訳ではない。ただ１つ必要なのは、その合計値
がその電Ｗゲートのところでか又はそのゲートの前に生
じることである。適当なりロックの制御下でＦＧ３及び
ＦＣ４のところに生じる電位が比較器Ｃ２に与えられる
。そこでも同じ動作が生じる。即ちＦＧ４の電位がＦＧ
３の電位以上か、否かに依存してその出力は２つの安定
状態のうちの一方に切換えられる。これが信号電荷束の
Ａ　／　Ｄ変換器に次のビットを与え、切換器ＳＷ３及
びＳＷ４の状態をも制御する。

このアルゴリズムに戻って、アナログ漣の転送路の電界
ゲート（ＦＧ４、ＦＧ６等）が下記の式で表わされる電
荷束を有することが理解されよう。

但し、このときの基準路には下記の式で表わされる電荷
束が生じている。

従って、各比較器が比較を行ない、その大小比較に応じ
た出力信号が生じる。更に、第１Ａ図乃至第１Ｂ図を参
照すると、直前のステージ（及びそのステージのみ）の
比較器の状態のみに、任意の一般ステージ又は最終ステ
ージが応じることを確保し乍ら、−Ｅ述の事が達成され
ることが明らかであろう。

上記のようなパイプライン原理により、アナログ　　　
　ｌ電荷源が逐次アナログ信号電荷束Ｑｓ１乃至Ｑｓ３
を与えるものと仮定する。ＱｓｌがＦＧ２のところにあ
れば、その後の電荷束（Ｑｓ２、Ｑｓ３　）　　は未だ
Ａ　／　Ｄ変換器に入ツＪされていす、比較器は、第１
の信号電荷束に対応する最上位ピッ）（ｂｌ）を生じる
。Ｑｓｌが第２のステージに移動した後、Ｑ８２が第１
ステージにある。従って、そのとき比較器Ｃ２がＱｓｌ
のｂ２を表わし、比較器Ｃ１がＱｓ２の最−Ｆ位ピッ１
−（ｂｌ）を表わす。更に後の時間に、Ｑｓｌが最終ス
テージへ移って行（と、Ｑｓ２が第２ステージにあり、
Ｑｓ３　が第１ステージにある。

従って、そのとき、比較器Ｃ１がｂｌ（Ｑｓ５）を表わ
し、比較器Ｃ２がｂ２（Ｑ８２）を表わし、比較器Ｃ３
がｂ３（Ｑ、１）を表わす。これらの６つのステージの
Ａ、／Ｄ変換器に対し、第１Ａ図乃至第１Ｂ図に示すよ
うな［ずれを戻す］レジスタがあれば、ピッ）ｂｌ乃至
ｂ３（Ｑ８１）が同時に利用できる。１つのステージの
処理時間に相当する遅延後、　［ずれを戻す一ルジスタ
が、ビットｂ１乃至ｂ３（Ｑ８２）を利用できるように
する。斯してその信号処理ステージの遅延に相当する時
間内に、パイプラインのＡ／Ｄ変換器は別の出力を生し
ることができる。

Ａ／Ｄ変換器を働らかせるには、分割器Ｓ２、電荷切換
ＢＳ　Ｗ　１反びＳＷ２、反び併合領域Ｍの組合わせが
重要である。この特定のサブシステムは、電荷束を受取
り、それを分割しく分割器８２）、そしてその分割され
た電荷束の一方をＦＧ３若しくはＦＧ４の一方に与える
。更にその残りの電荷束も、その後の効埋ステージに併
合領域Ｍを介して結合されても良い。これがそのアルゴ
リズムを実施するのな可能ならしめるが、電荷転送路を
交叉させる必要はない。もしも交叉が必要なら、ごれは
実施の際大きな問題となろう。

第１Ｃ図乃至第１Ｅ図は、第１Ａ図及び第１Ｂ図のＡ　
／　Ｄ変換器用の電荷転送路を実施するだめの電極のレ
イアウトを示す平面図である。第１Ｃ図では、互いに絶
縁された２枚の重なり薯即ちオーバーラツプ層を含むポ
リシリコンのＣＣＤゲート電極から成る種々のゲート電
＋１ｉｉ’ｇ示す。このＣＣＤの電荷転送路即ちＣＣＤ
チャネルはＮ極の下方の基板中に存在し、電極相互間の
領域がチャネル停止（境界）領域を含む。第１０図中、
電極の中に示す名称は、ゲート信号（Ｇ）、スイッチ制
御信号（ｃｓ）、電圧レベル（Ｖｂ、ＶＤＤ）、又は比
較器入力端子Ｕ乃至Ｚを表わす。電極に伺けられた参照
文字又は幾つかの電極を取囲む破線に伺けられた参照文
字が、第１Ａ図乃至第１Ｂ図のブロックに対応する。

当業者に知られるように電荷束を成る電極から次の電極
に進めるには、隣りの電極の電位を上げたり一方の％［
の電位を下げたりすれば良い。第１Ｃ図）えび第１Ｆ図
に記すように、電荷束をＧ３の電択からＧ４の電瞳へ進
めるには、Ｇ４の電極の電位（ｔ３）を上げ、次いでＧ
３の電（Ｑの電位（ｔ４）を下げればＩＬ・。もしも電
界ゲートを（Ｇ４電棒かも）電極Ｇ１及びＧ２を経て成
る電極の一定の中間電位（Ｖｂ）にしたければ、第１Ｆ
図に示すように０１１（びＧ２の電位を変化させればそ
の目的は達成される。即ちｔ５の時点で、Ｇ１が高レベ
ルにされ、そしてＧ１が高レベルにある間に０４が（ｔ
６で）低レベルにされる。その後（Ｇ１が高レベルの状
態で）Ｇ２が（ｔ７で）高レベルにされる。ＧＩＲびＧ
２が夫々ｔＢ２Ｘび次のサイクルのｔ２で低レベルにな
ると、電荷束は一定の中間電位Ｖｂで誘起されていた電
位障壁な純えて電界ゲート（例えばＦＧｌ）の下の井戸
の中に転送される。

例えばＳｌという分割器は、第１Ｃ図に示すように、Ｇ
４電極１０及び２個のＧ１電極１１及び１２によって実
現されている。分割Ｒ３５１の出力は、Ｇ２の電極１３
及びＶｂの電田な介してＦＧｌに結合される。同様にし
て、分割器Ｓ１のもう１つの出力は介在するＧ２電極１
４を介して分割器Ｓ２に結合される。この様にして、第
１Ａ図及び第１Ｂ図のブロック図と第１Ｃ図の電極レイ
アウトの対応関係が理解されよう。動作を説明するため
、Ａ／Ｄ変換器が数サイクルの開動作しており、それに
電荷束が満たされていると仮定する。第１Ｃ図乃至第１
Ｇ図には（そのサイクルの初めの）時刻ｔ１に、クロッ
ク信号φ１００が高レベルになり、これが０１を含む比
較器群を微妙にバランスさせる。そして比較器Ｃ１乃至
Ｃ３（第１Ｄ図及び第１Ｅ図）のＦ　Ｅ　Ｔ　ｌ−ラン
ジスタ１４７及び２４７などを導通させることによって
ゲートＦＧ１乃至ＦＧ６（第１Ｃ図）をバイアスし、Ｆ
Ｇｌ乃至ＦＧ乙の下に電位井戸を生じる。これと同時に
Ｇ３が高レベルになる。

ｔ２の時点で、クロックφ１００が低レベルになり、ト
ランジスタ１４７及び２４７を非導通にして、その電界
ゲートを牝、気的に浮いた状態にするよう絶縁する。そ
の直後にＧ２は低レベルになり（電界ゲートＦＧ４及び
ＦＧ６で）条件閂けに応じて修正されている信号電荷束
を、（そのＶｂ電牒１５乃至１７を介して）ＦＧ２、Ｆ
Ｇ４及びＦＧ６の下で電位井戸の中に転送する。Ｇ２が
低レベルになると、基準のパイプライン中の電荷束も場
合に応じて修正されつつＦＧｌ、ＦＧ３及びＦＧ５の中
に（Ｖｂ鍼（￥ＩＥｌ−２０を介して）転送される。同
時に他の０２電極の下に存する他の電荷もＧ３と称する
ゲートの下の井戸に転送される（このときＧ６が高レベ
ルにされていることに及びＧ５電極２１及び２２を含む
。後者の公司１器Ｓ６は、Ｇ２電極２６及びＧ３電Ｎ２
４反び２５を含む。

比較器が微妙にバランスされてしまうとともにそれらの
入力（ＦＧｌ、ＦＧ２等）が作用するので、比較器はこ
のときそれらの入力で決まる状態に切換る。

時刻ｔ３のときに、Ｇ４が高レベルになりその後間も１
１い時刻ｔ４でＧ６が低レベルになり、分割器の出力か
らの電荷が電荷切換器（ＳＷ）に移される。同時に新し
い基準電荷束Ｑｒが電荷発生瀕ＣＧから隣りの０４電１
’Ｗ１０の中に移される。

時刻ｔ５のときＧ１が高レベルになる。電界ゲートＦＧ
１乃至ＦＧ６からは、電極２６乃全３１を含むＧ１電槁
の下の深い井戸へ電荷が移る。電極２８及び３１のとこ
ろの電界ゲートＦＧ５及びＦＧ６から出て来る電荷はド
レインＤで除去される。

Ｇ１が低レベルになるのと同時に、ＮＯＲゲート（第１
Ｄ図１々び第１Ｅ図の慣口口の上）が伺勢され、比較器
の出力からの首当な制御信号（Ｃ８１乃至Ｃ３４）’％
：夫・ン対１１＼する電荷切換器ＳＷｌ乃至ＳＷ４へり
二える。第１Ｄｌ￥ｌ及−び第１Ｅ図のＮ。

Ｒケ−）は、制１ａｉＩ＠すＣ８１乃’＋’；Ｃ８４’
ｆ電荷切換恭Ｓ　Ｗ　１乃至Ｓ　Ｗ　４の電瞳に％、え
るタイミングをゲ−１・信号Ｇ１が制御卸できるように
しているのである。ＮＯＲゲートとしては圧覚のものが
使用できるが、ＦＥＴ　　ＮＯＲゲートなどが使用でき
る。そしてこのとき第２のれ（準電荷車Ｑｒが電荷分割
器Ｓ１で分゛Ｉ４１１される。

Ｇ４がｔ６で低レベルになり、Ｇ２がｔ７で高レベルに
なる。電荷分割器又びＣ１市；（献１１．１２．２６．
２９．２〕、ろ０のところの電荷束がＧ２電障１ろ、　
１４、　ろ２、３３．３４、６５及び２６へ移される。

各電荷切換ＱＳＷ３反ひＳＷ４の一方の出力のところで
不要となった電荷はドレインＤ　（？ｆｉＪｉろ６．６
７）のところで（冷去される。

時４’ｌｉ　ｔ　Ｂのとき、Ｇ１が低レベルになる。同
時に、砺が高レベルになり、ＮＯＲゲートを減勢（２７
） する。このとき、型棒３２又は６４（即ち電界ケ−）　
Ｆ　Ｇ　３又はＦＧ５の前で）の（・ずれかと、電イ菰
３６又は３５（即ち電界ゲートＦＧ５又はＦＧ６の前で
）のいずれかとで電荷が合計される。

上述の税、明から一上記のことが明らかであろう。

即ち１■荷がクロックで制（１１１され乍も、各ステー
ジの化・咬回路への入力が引出され、また比１咬器の出
力がその後の電荷切換器を適宜制御する。そのｉｒｌ制
御は、１つのステージでの比較結果にＪ↓づいて基準電
荷転送路又は信号電荷転送路が適宜１自正され次のステ
ージで比較されるというようにして行なわれる。

具体的な実ｊ血例の説明：第２実施例−第２実施例を説
明するために、先ずブロック図形式の第２Ａ図乃至第２
Ｃ図を参照されたい。第１Ａ図及び第１Ｂ図と、第２Ａ
図乃至第２Ｃ図との大きな違いは比較器にある。即ち前
者の０１乃至Ｃ３が同時の２つの入力に応答するのに対
し、後者のＣ４乃至Ｃ６が１つの共通入力ポートでの（
２８） ２つの逐次入力に応答する。従って、第１実施例の信号
電荷束と基準電荷束とが夫ンのパイプラインを実′改上
具（ｌｆＩシ、て（・るのに対し、第２実施例の両電荷
東は１つのパイプラインに沿う一沖の索子の中を交７Ｉ
−にイｆ（むよう多重送信される。そして共１１ｆ１井
戸比較器（Ｃ４乃至Ｃ６）は１確で精度が高いから、第
２Ａ図乃至第２Ｃ図の実施例は冒情度の父換器に滴する
。他方、共通井戸比較器は多重送信や複雑なりロック制
征１を・（ｌ、要とするので、第２実施例は第１実）Ｈ
ｊｊ例よりも速度が遅い。また両実施例の実装密度はあ
まり差がない。何故なら共通井戸比較器は複離なのでチ
ップＩ−の占有面積が太きいからである。信号電荷束と
基準電荷束のパイプライン中の順序はどちらが先でも良
いが、ここでは緩準電荷朱が（Ｒ同型荷車より先に進む
ものと仮定する。この場合、最初のステージで一時的貯
蔵箇所ＴＳを不＋、ｉＱにできる。−１待的貯蔵箇所（
ＴＳ）Ｙ用いると、信号電荷束と基準電荷車の両方を各
ステージで同１１−．＋ｐにＩ貯蔵することができる。

第２Ａ図乃全第２Ｃ図から、基準電荷束Ｑｒが電荷分割
器Ｓ１へ入力され、その２つの出力の一方が電Ｗゲート
ＦＧ１へ比較器用基準電荷車を与え、その出力のイ＋ｌ
＞方か次のステージの電荷分割器Ｓ２へ仔えもれること
が分る。電荷分割器Ｓ２で分ψ１１される電荷は、その
後のステージでも各ステージで一度ずつ分割され、最初
を除（各ステージで必要な１作正電荷束を生じる。基準
電荷束の方が信号電荷束より先に進むことと仮定したの
で、′ｄに界ケ〜）　ＦＧｌへ先に入力された比較器用
基準電荷束が共通井戸比較器Ｃ４への最初の人力となり
それから一時的貯蔵箇所ＴＳ１の方へ通される。

その後、′戚ＷゲートＦＧ１へ信号電荷束が人力され、
それが共通井戸比較器Ｃ４への第２の入力となる。一般
に、信号電荷束が１つの電Ｗゲートに入る際、その前の
叱較器用基準′岨荷車が一時的貯蔵箇所にシフトされる
。そ１．て次の比較器用基準電荷束が電界ゲートへ入力
される際その信易屯荷車が一時的貯蔵箇所へシフトして
出される。比較器はその両入力を受けた後、信号電荷束
と基準電爽１束との相対的な大きさで決まる状態に切換
る。

１１号電荷車の方か太きければ、比（咬２Ｎの出力け［
１−１に［刀換り、その１隣りの切換器（ＳＷ５）か図
示の状態と［叉対の状態となる。その後、比１咬密毛川
成準電ト−（［中が電界ケ−ｔ・Ｆ　Ｇ　２に移り、信
号電荷束が一時的貯１・゛Ｘ箇：’）ｒ　Ｔ　Ｓ　１に
移る。電荷分割器Ｓ２の２つの出勾（Ｑｒ／４）のうち
の一方が電荷分割器Ｓ３に学えらね、他ノｊが電荷切換
器ＳＷ５に結合される。後者は％ＷゲーＩ　Ｆ　Ｇ　２
に結合されることになり、そこで比Ｉ咬器用桟準迅；荷
車を隆止することになる。仙Ｒ１比較器用基準電荷束が
信伺電荷東を越えていれば、その比較器は２進数の「０
」になり、電荷切換器ＳＷ５が図示の状態となる。従っ
て、％１寅荷車が電荷しＪＪ拗器ＳＷ５を経て一時的［
ｒ？蔵箇所ＴＳ１に曲され、そこで信号電荷束と合計さ
れる。従って一１１述のアルゴリスムによれば、１′作
止電荷がり゛えられる箇所はその前のステージの比Ｉ咬
器からの出力に応じてステージ毎に変わる。以前に、電
荷を合計する動作は電界ケートのところで行なわれると
説明したが、−児ケートへ到る電荷転送路で行われても
良い。

（３１） 第１Ａ図及び第１Ｂ図の実１イロ例と同様、パイプライ
ン動作原坤により各ステージは常時界なる電荷束の界な
るピッｌ−を変換している。ろビットより移くのデジタ
ル値を得るためには、−１−述の６つのビット位置以外
の新しいビット位間毎に更に［一般［ステージを伺加す
るとともに、必要に応じて適宜の故の「ずれを直す」レ
ジスタ　ステージを夫々の一般ステージに設ければ白い
。バイグラインの末端では、第１実施例の場合と同様信
号電荷束や残りの其キ電荷束がトレインＤに押込まれる
。電荷切換器の動作により信月電′ｆＴ爽又は比較器用
基準直荷重のいずれかが修正されれば、各共１ｍ井戸化
較恭のところで既述のアルゴリスムカ満足されることが
即解されよう。

第２Ｅ図及び第２Ｆ図は、第２Ａ図乃芋第２Ｃ図のパイ
プライン式Ａ　／　Ｉ）変換器を具体化する電極のレイ
アウトを示す。第１Ｃ図の場合と同様、第２Ｅ図及び第
２Ｆ図も下Ｈ１，！のような電（仮レイアウトの平面図
である。電極の中の文字はそれが受ける電位を表わし、
Ｇ１乃至Ｇ４がゲート用のり（６２） ロック信号を表わし、そしてＣ８１乃至Ｃ８４が叡荷切
拗器への制（１１１信月を表わす。まだＶｂ反びｖＤＤ
が清流（Ｄ　Ｃ）　直圧レベルを表わしＲ乃至Ｔが比較
器への入力端子を表わす。破線の中の電極は、第２Ｂ図
及び第２Ｃ図のブロック図の各素子に相肖するもので同
じ参照文字をイχ１した。太い破線は一解・ステージに
含まれる素子群を囲んでいる。

第２Ｈト１７Ｊｔび第２■図は（第２Ｇ図のように組合
わされるとき）比較ン１（Ｃ４乃至Ｃ６の概要図でその
中の入力端子は第２Ｅ図及び第２Ｆ図の対応する電極を
示す。

第２Ａ図乃至第２Ｃ図のブロック図を具体化した第２Ｄ
図乃〒第２１図の構成な説明する便宜上この装置全体が
幾ザイクルにもわたって既に動作しており、従ってＡ／
Ｄ変換器にも電荷束が満たされているものと仮定する。

第２５図に示す時刻ｔ１の直前に、パイプライン中の電
荷がＧ２電極の下にあるものとする。

時刻ｔ１のとき、φ６、φろ及びＧ３が高レベルになる
。このときＧ２け既に高レベル什態にある。φ１のクロ
ックが各比較器中のトランジスタ４７を導通状態に切換
えることによって（信号Ｒ１Ｓ％　Ｔを介し）電界グー
）ＦＧｌ、ＦＧ２、ＦＧ３にバイアス電位を与え、この
結果電位井戸を生じる。またトランジスタ４９及び５１
を導通させることによって比較器のノード（節）Ｆ反び
Ｇ（第２Ｈ図）をアース電位にする。このとき（Ｇ６）
釦、荷車が分割器Ｓ２及びＳ６で分割される。このとき
Ｇ２の電＠６０．６１及び７９（即ち電界ゲートＦＧ１
、ＦＧ２、ＦＧ３の前の電極）は、以前に誘起された比
較器用基準電荷束を含み、また−詩的貯蔵箇所Ｔ８１等
は以前に調和された信号電荷束を含む。最初のステージ
の基準電荷束に対応する信号電荷束は末だこのＡ／Ｄ変
換器には入力されて（・ない。

時刻ｔ２のとき、Ｇ２が低レベルになり、比較器用基準
電荷束を電界グー）ＦＧｌ等の中に転送する。このとき
他の電荷束が０３の電位井戸に移る。特に信号電荷束は
一時的貯蔵箇所ＴＳ１及びＴＳ２のＧ３電百６１反び６
２に移る。

時刻ｔ３のとぎ、クロックφ１が高レベルになり比較器
を微妙にバランスさせＧ４も高レベルになる。電荷分割
器Ｓ３の２つの出力のうちの一方の電荷束はドレインＤ
で除去される。

時刻ｔ４のとき、クロックφ０が低レベルになりトラン
ジスタ４７を非導通にすることによって電界ゲートを電
気的に浮いた状態にする。信号Ｇ３もまた低レベルにな
り、Ｇ４の電位井戸に電荷束を転送する。但し、電荷切
換器の入力のところではこのとき電荷束を受取らない。

このとき新しい基準電荷束は発生されない。時刻ｔ５の
とき、クロックφ１が低レベルになり比較器が微妙にバ
ランス状態を維持する。

時刻ｔ６のとき、Ｇ１が高レベルになり比較器用の基準
電荷が電ＷケートからＧ１のゲートの下の深い井戸の中
へ流れるのを可能にする。これは比較器のノードＨのと
ころに現われ且つ比較器用基準電荷に比例する正の電位
をその電界ゲートのところにＢ　喫する。電荷切換器の
入力のところに電荷がないため、信号Ｇ１の負の段Ｉ皆
は関係ない。

そして装置に新しい信号電荷束Ｑｓが入る。電Ｗゲート
ＦＧ３から出て行く電荷はドレインＤによって除去され
る。

その後、時：Ｇ１１　ｔ　７、ｔ８及びｔ９のとき、夫
々信号Ｇ４が低レベルになり、信号Ｇ２が高レベルにな
り、そして信号Ｇ１が低レベルになって０２の電位井戸
の中に電荷を移す。

時刻ｔＩＤ％ｔ１１のとき夫々クロック信号Ｇ３が高レ
ベルになり、クロック潜号Ｇ２が低レベルになって、条
件によっては修正されて（・る信号電荷束をその浮いて
いるゲートの中に移す。負の電位段階がその浮いている
ゲートの中に誘起され、斯して）−ドＨがその電荷束の
電荷に比例する。

従ってノードＨのところの正１床の艮゛化は、比較器用
基準電荷束と信号電荷束との差の極性に対応する極性を
有する。

時刻ｔ１２Ｑとき、クロック信号≠２が立」ユリ始め比
較器入力を増幅し、それらの入力をノードＩ及びＪに与
える。時刻ｔ１３のとき、クロック信号φ６が低レベル
になり、これによってノードＩＮびＪのところの電位に
応じランチ４０乃至４２（第２Ｈ図）を適宜の状態に切
換える。

時刻ｔ１４のとき、クロック信号φ１が立−１−り始め
、これによってラッチ電流’＆ＦＥＴトランジスタ５３
及び５５に流し、そのラッチ状態を維持する。

時１１１ｔ、１５及びｔ１６のとき、信号Ｇ３が低レベ
ルになり、これによって０６の電位井戸から０４の電位
井戸へ電荷束を移す。修正電荷束が電荷切換器ＳＷ５及
びＳＷ６への入力のところに位置刊けられる。このとき
最初の０４の電位井戸のところに新しい基準電荷束が入
る。

時刻ｔ１７のとき、クロックＧ１が立−Ｌす、クロック
Ｇ５が低レベルになる。基準電荷束が電界ゲートから流
れ出る。クロックｑ５によってＮＯＲゲート（第２Ｈ図
及び第２１図）の出力が能動化され、これによって電荷
切換器を含む制御電極に適宜の制御信号（ｃｓｌ乃至Ｃ
８６）を供給する。」−記でクロックＧ１（Ｇ１の反転
信号）がクロックＧ５０代りに使用されてもｐい。何故
ならばＧ５に必要でないＧ１波形の特性が電荷の流れに
何の影響も及ぼさないからである。ＳＷ５は入力となる
Ｇ４電極６６及び制御電極６５（Ｃ８１で駆動される）
及び６４（Ｃ８２で駆動される）を含む。同様にＳＷ６
は入力となるＧ４電極６６及びそれに協働する制御電極
６７＜Ｃ６０）及び６８（Ｃ８４）を含む。もしも比較
器Ｃ４が０状態であれば、Ｃ８１が低レベルになり、Ｃ
８２が高レベルになり、その逆もまた真である。同様に
してＣ８３及びＣ８４は比較器Ｃ５の状態に依存する。

制御信号Ｃ８１乃至Ｃ８４はその電荷束を制御するよう
使用される。ＦＧ５からの電荷はドレインＤによって除
去される。

時刻ｔ１８のとき、クロックＧ４が低レベルになり、こ
れによって電荷切換器からの電荷を、制御電極に与えら
れる電位に従って適宜の電荷切換器の出力電極に移す。

時刻ｔ１９反びｔ２０のとき、クロックＧ２が高レベル
になりそれからクロックＧ１が低レギルになる。これに
より電荷束が１川み、ＮＯＲゲート（第２Ｇ図及び第２
Ｈ図）が減勢され、Ｃ８１乃〒Ｃ８４が低レベルになる
。

比較器Ｃ４が［Ｏ−１と℃・う状態にあれば、電極６４
（Ｃ８２）からの終止電荷がＧ　２　？Ｒｊｌ’７ｉ　
６９に移り、それはＧ１’Ｅ棒７０を介してＴＳｌに入
る信８取荷屯と合計される。もしも比較器Ｃ４が［１１
という状態にあればＣ８１電俺６５かもの修ＴＥ　’ｉ
１’、　’（ｎ”ｊ束は、Ｇ２電極６１（ＦＣ２の前）
に入る比較器用基ｌφ電荷束と合計される。同様にして
、ＳＷ６のどころの１疹止？Ｇ荷束はＧ１電１７ｉ’７
１（ＦＧ６の前）又はＧ１電削７２（ＴＳ２の前）を介
して入る信号電荷束と、夫々Ｃ８３電憧６７又はＣ８４
電１碩６８によって合計される。Ｃ１８のときクロック
φ１及びφ２は）１１シいサイクルにば（・〕るよう低
レしルになる。ランチ群がそれらの伏聾を、容量が分配
された結果として維持する。

前述の説明から、第２Ｊ図で示す１回の動作サイクルの
間に１１１のサイクル（ｔｌ５）で入りＳｌで分ｊ４′
１された（ｔｌ７）　　基準電荷束の比較器用基準電は
部分は、Ｃ２で浮いた状態のケ−１・（ＦＧｌ）に与え
られることが理解されよう。同時に８１で最初に分割さ
れた（ｔｌ７）その基準電荷の他の半分はＳ２でまた分
割される（ｔｌ）。時刻ｔ３で、比較器が微妙にバラン
スされる。Ｓ２で分１Ｌ１１された電荷束は時刻ｔ４の
ときその出力に与えられる。

Ｃ６のとき、クロックＧ１がＩＳレベルになると基準電
荷束がＦＧｌに入り、同時に汚しい信号電荷束がＡ／Ｄ
変換器に入る。時間が進むにつれ（Ｃ７乃至Ｃ９）信号
箱；荷車が電極６０（最初の巨位井戸Ｇ２）に移り、基
ＩＩＩ稍１イ荷束荷車薇６９（ＦＧｌの先の電位井ｒｊ
Ｇ２）に移る。同時に、図の上方の移送路では、Ｓ２か
ら以前に出力された各々Ｑｒ／４の２つの電荷束が、そ
れに対応する比較器用Ｘ準電荷車と同期的に移動し続け
る。ｊｊＪｉ　Ｌでそれらの電荷束はＧ２電Ｆ４Ｑ７４
．７５の下にある。時刻ｔｌＯ，ｔ１１のとき、その上
方の移送路では、Ｑｒ／４　　という２個の電荷束がＧ
６の電極７６．７７に移り、その下方の移送路では比較
器用基準電荷束が０３の電極６１（ＴＳｌ）に移る。同
時に、信号電荷束がＦＧｌに移る。このとき比較器に柑
その両人力が利用できるようになり、ノードＨのところ
の次の電位が比較器用基準電荷束と信号電荷束との差の
縮性を表わす。時刻ｔ１２のとき比１咬器の人力がｊ曽
幅され、ノード■、Ｊに与えられる。時刻ｔ１３のとき
比較Ｈに出力のラッチが適宜の状態に切換る。１１４？
刻ｔ１６のとき、Ｇ３が低レベルになり（Ｇ４はｔｌ５
のとき既に高レベルになっているＣ１部の移送路にある
２つの電蒲束Ｑｒ／４のうちの下方のものが電荷切換器
５Ｗ５（雪国６６）に入力される。同時に、新しく・基
盗市荷車がその系の最初の０Ａ電位井戸に入る。

時刻ｔ１７のとき、クロックＧ１が高レベルになり、こ
れによってその信号電荷束はＦＧｌから流れ出る。上記
の２つの基準電荷束のうちの下方のものは比較器の出力
に応じてＣ８１電極６５又はＣ８２電（屓６４のいずれ
かに流れる。それと同時に先行する［ＩＳＳ製器用基準
電荷束０１電ｌ＠７８に流れる。その後Ｇ２が扁レベル
になり目一つＧ１が低レベルになり且つ比較器のＮＯＲ
ゲートが減勢されるとき（ｔ　１９’ｔびｔ２ｏ）を上
方の２つの基準電荷束のうちの下方のものが、先行する
比較器用基準電荷束又は後続のはら電荷束と、型版６１
か又は電極６９で加算される。従って、第２Ａ図乃至第
２Ｃ図に示すように上方の２つの基準電荷束のうちの下
方のものが電荷切換Ｒ？ｒ　Ｓ　Ｗ　５を介して一時的
貯蔵箇所（ここで信号電荷束に加算される）か又はＦＧ
２の前のＧ２電極６１（ここで先行する基準電荷束に加
算される）のいずれかに流れる。

前述の態様で、信号電荷束と比較器用基準電荷束とから
成る各対がその系を進んで行くので、各比較器では異な
るビットの比較を行なう。その比較結果が、出力のずれ
を直すレジスタに利用できるようになり、且つ一上記で
説明した態（条でそれと関連する電、荷切換器を制御す
る。

前述の本出願人による出願で説明したように、Ｎ＋１ 各閾値からＱｒ／２　　だけ差引（ことによって誤差の
平均を出来るだけ少なくすることが望ましい。Ｇ８がＡ
／Ｄ変換器に入るとぎＱｒ／２Ｎ＋１という量がＣ８に
加簀される。１日しこの量は変換器の動的範囲を等量だ
け差引く。仕りに、各デジタル・ワードのＭ後に２１＠
−数の「１」をイτ１加することによって部下イＮ′７
ビツトの半分がデジタル出力に加ヤされ得る。これがそ
の動的範囲をそのままにしておくが１つの側部ビットに
より処用１されるビットの数を１曽す。

伊に太字の０が外部の装置Ｐ１により好適には処即され
る、例えばデジタル　プロセッサは太字の００電荷のデ
ジタル値を１盛知し、それを各々のデジタル化されたＣ
８のワードＷかも差し引くことができる。

上述の言曽明は、２層のポリシリコンのゲ−１・電極ケ
有するＤチャネル・シリコンＣＯＤ技法につ（・て行な
った。ＰチャネルＣＣＤや、シリコン以外の半導体や、
他の電（１伍構造や他の電価＋１月を用いることも知ら
れている。上記のものを用いることや上記以外の設計構
成にすることも−Ｅ述の説明から明らかであろう。同様
に、パイプライン中の電荷束あたり４個の電（貢を用い
ることや、サイクルＧ１乃至Ｇ４あだり４つの４ｊいに
重なり合うクロック・パルスを用いることも本発明にと
って必ずしも不可欠なことではない。

【図面の簡単な説明】

第１図は本発明の第１実施例を表」っす第１Ａ図及び第
１Ｂ図の州合せ関係を示す図である。第１Ａ図及び第１
Ｂ図は両者で本発明のＡ／Ｄ変換器を表わす全体的なブ
ロック図である。第１Ｃ図は本発明の第１実施例を実施
、するのに使用され州る種々のポリシリコンのＣＣＤゲ
−１・電橋を１糎、ｌ賂的に示す図である。第１Ｄ図１
えび第１Ｅ図は両石で本発明の第１実施例で使用するの
に適する比較器（及びＮＯＲケート）を表わす図式図で
ある。第１Ｇ図は第１Ａ図文び第１Ｂ図の組合せ関係を
示す図である。第１Ｆ図は本発明の第１実施例で使用さ
れる種々の信号のタイミング関係を示すタイミング図を
示す。第２Ａ図は第２Ｂ図及び第２Ｃ図の組合せ関係を
示す図である。第２Ｂ図及び第２Ｃ図は両者で本発明の
第２実施例によるＡ　／　Ｄ変換器を表わす全体的なブ
ロック図である。第２Ｄ図は第２Ｅ図文び第２Ｆ図の組
合せ関係を示す図である。第２Ｅ図及び第２Ｆ図は両者
で本発明の第２実施例を実施するのに使用され得るＣＣ
Ｄケート電極の配ｒを示す図である。第２Ｇ図は第２Ｈ
図及び第２１図の組合せ関係ケ示す図である。 第２Ｈ図及び第２１図は両者で本発明の第２実施例に適
用される比較器（及びＮＯＲゲート）を示す１′Ａ式図
である。そして第２Ｊ図は本発明の第２実施例で使用さ
れる幾つかの信号のタイミング関係を示す図である。 ＣＧ・・・・電荷発生源、Ｃ８・・・値アナログ）信号
電荷、ｂ１〜ｂ５・・・・ビット・ストリング、ＦＧ１
〜ＦＧ６・・・・電界ゲ−１・、Ｃ１、Ｃ２、Ｃ６・・
・・同時比較器、Ｑ　・・・・基準電荷ＤＲ・・・・（
遅延ステージの働らきをする）デジタル・シフト・レジ
スタ、Ｄ・・・・ドレイン、Ｃ４，Ｃ５、Ｃ６・・・・
逐次比較器若しくは［共通井（４５） 戸」比較器、ＴＳｌ、ＴＳ２・・・・一時的Ｉｆｆ蔵箇
所、Ｍ・・・・併合箇所。

Claims (1)

1. 【特許請求の範囲】 某２１／−電荷Ｑ　反び入力アナログ信号電荷Ｑ　に尽
   づく一連の近似を７１なうため、パイプラインのステー
   ジをＮ個（Ｎは２以−１−の整数）含む拓１荷結合アナ
   ログ　デジタル変換器にして、 上記パイプラインのステージは、その各ステージが直ぐ
   隣りのステージにのみ電荷結合され、これによってト記
   入力アナログ信月電荷Ｑ　のテジタル表示としてビット
   　スＩ・リングｂ１乃至１）Ｎを与えるよう大小比較を
   行なう電荷処併手段を含むことを特徴とする電荷結合ア
   ナログ　デジタル変換器。