JPH03183215A - デコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、アドレスデコーダ等に適用して好適なデコ
ーダに関するものである。

「従来の技術」 周知のように、オアゲートやアンドゲート等を組み合わ
せて構成される論理回路は、全てナンドゲートやノアゲ
ートによって構成することができる。したがって、各種
論理回路は、量産に適するように、ナンドゲートのみを
組み合わせ、もしくはノアゲートのみを組み合わせるこ
とによって構成されている。例えば、アドレスバスに出
力されたアドレス信号のビットパターンから、特定のメ
モリやＩ１０ボートを選択するための出力制御信号を生
成するアドレスデコーダは、通常、ノアゲートを多段接
続することによって構成されている。

「発明が解決しようとする課題」 しかしながら、上述したように、単にノアゲートを多段
接続することによってアドレスデコーダを構成した場合
、その出力制御信号に、いわゆるひげと呼ばれる不用な
パルスが発生したり、２つ以上の出力制御信号が同時に
アクティブ状態になってしまう場合があり、メモリやＩ
１０ポート等の周辺回路を正常に制御できなくなる恐れ
があった。

このような事態を回避するために、従来、クロック信号
などの同期タイミング信号を用いて各ゲート回路を制御
していたが、これでは回路構成が複雑になってしまうと
いう問題があった。

この発明は上述した事情に鑑みてなされたもので、クロ
ックなどの同期タイミング信号を一切用いることなく、
簡単な回路構成で、出力制御信号の異常を回避すること
ができるデコーダを提供することを目的としている。

「課題を解決するための手段］ この発明は、前段の論理回路を複数のナンドゲートによ
って構成すると共に、後段の論理回路を複数のノアゲー
トによって構成したことを特徴としている。

「作用」 一般に、ナンドゲートは、その出力が“Ｌ“レベルから
“ＩＩ“レベルに変化する立ち上がり時間が短く、“Ｉ
４”レベルから“Ｌ”レベルに変化する立ち下がり時間
が長いという特性があり、逆に、ノアゲートは、立ち上
がり時間が長く、立ち下がり時間が短いという特性があ
る。したがって、上記構成とすることにより、常に、前
段の各ナンドゲートの出力が立ち上がってから、後段の
各ノアゲートの出力が立ち」二がるので、２つ以上の出
力制御信号が同時に“Ｈ”レベル（アクティブ状態）と
なったり、出力制御信号に不用なパルスが発生する事態
が回避される。

「実施例」 以下、図面を参照し、この発明の実施例ζこついて説明
する。

第１図はこの発明の一実施例である３人力８出カデコー
ダの構成を示すブロック図である。この図において、入
力信号Ｃは、前段のナンドゲート４と５の一方の入力端
に各々供給されると共に、インバータＩで反転された後
、前段のナンドゲート６と７の一方の入力端に各々供給
される。また人力信号Ｂは、ナンドゲート４と６の他方
の入力端に各々供給されると共に、インバータ２で反転
された後、ナンドゲート５と７の他方の入力端に各々供
給される。これらナンドゲート４〜７の各出力信号は、
後段のノアゲート８〜Ｉ５の一方の入力端に各々供給さ
れる。また、入力信号Ａは、ノアゲート９，１１，１３
．１５の他方の入力端に各々供給されると共に、インバ
ータ３で反転された後、ノアゲート８，１０．Ｉ　２，
１４の他方の入力端に各々供給される。

以上の構成において、各入力信号Ｃ、Ｂ　、Ａのビット
パターンに応じて、後段のノアゲート８〜１５からは、
第２図に示すような出力制御信号Ｙ。〜Ｙ７が各々出力
される。この場合、前段のナンドゲート４〜７は、その
出力か“Ｌ”レベルから“Ｈ”レベルに変化する立ち上
がり時間が短く、“Ｈ”レベルから“Ｌ”レベルに変化
する立ち下がり時間が長いという特性があり、逆に、後
段のノアゲート８〜Ｉ５は、立ち上がり時間が長く、立
ち下がり時間が短いという特性があるので、常に、前段
のナンドゲート４〜７の出力か“１１”レベルに立ち上
がってから、後段のノアゲート８〜１５の出力が“Ｈ”
レベルに立ち上がることになる。したがって、２つ以上
の出力制御信号Ｙ。−Ｉ７が同時に“Ｉ（”レベルとな
ったり、出力制御信号Ｙ。−Ｉ７に不用なパルスが発生
することがなく、周辺回路を正常に制御することが可能
となる。

「発明の効果」 以上説明したように、この発明によれば、前段の論理回
路を複数のナンドゲートによって構成し、後段の論理回
路を複数のノアゲートによって構成し、これら各ゲート
の立ち上がり特性を利用することによって、常に、前段
の各ナンドゲートの出力が立ち上がってから、後段の各
ノアゲートの出力が立ち上がるようにしたので、２つ以
上の出力制御信号が同時にアクティブ状態となったり、
出力制御信号に不用なパルスが発生する事態が回避され
、したがって、クロックなどの同期タイミング信号を一
切用いることなく、簡単な回路構成で、出力制御信号の
異常を回避することができるという効果か得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例の動作を説明するための図である。 １〜３・・・・・・インバータ、 ４〜７・・・・・・ナンドゲート、 ８〜１５・・・・・・ノアゲート。

Claims (1)

【特許請求の範囲】
1. 前段の論理回路を複数のナンドゲートによって構成する
   と共に、後段の論理回路を複数のノアゲートによって構
   成したことを特徴とするデコーダ。