JPH0318363B2 - - Google Patents
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- JPH0318363B2 JPH0318363B2 JP56210249A JP21024981A JPH0318363B2 JP H0318363 B2 JPH0318363 B2 JP H0318363B2 JP 56210249 A JP56210249 A JP 56210249A JP 21024981 A JP21024981 A JP 21024981A JP H0318363 B2 JPH0318363 B2 JP H0318363B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- amplifier
- terminal
- transistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路における可変利得増
幅器に関するものである。
幅器に関するものである。
第１図を参照して、従来の回路例について説明
する。
する。
第１図において、エミツタ接地増幅回路を構成
するトランジスタ１のエミツタには、基準電位点
２２との間に抵抗９が接続され、トランジスタ１
のベースには、端子１４が接続されている。また
トランジスタ１のコレクタは、トランジスタ１と
導電形式の等しいトランジスタ３、及びトランジ
スタ４の各々のエミツタが接続されている。トラ
ンジスタ１と導電形式の等しいトランジスタ２の
エミツタは抵抗９と抵抗値の等しい抵抗１０を介
して基準電位点２２に接続され、且つ、トランジ
スタ２のベースは、端子１５に接続されている。
また、トランジスタ２のコレクタには、トランジ
スタ２と導電形式の等しいトランジスタ５、及び
トランジスタ６の各々のエミツタが接続されてい
る。トランジスタ３のベースは、トランジスタ６
のベース、及び端子１６が接続され、またトラン
ジスタ４のベースはトランジスタ５のベース、及
び端子１７が接続されている。トランジスタ４、
及びトランジスタ６のコレクタは、各々電源電圧
供給点２１に接続され、またトランジスタ３、及
びトランジスタ５の各々のコレクタには、トラン
ジスタ３、及びトランジスタ５と導電形式の異な
るトランジスタ７のベース、及び電源電圧供給点
２１との間に抵抗１１が接続されており、トラン
ジスタ３、トランジスタ４、トランジスタ５、及
びトランジスタ６は、双差動回路を構成してい
る。トランジスタ７のエミツタには、トランジス
タ７と差動増幅回路を構成するトランジスタ８の
エミツタ及び電源電圧供給点２１との間に定電流
源１３が接続されている。トランジスタ７のコレ
クタには端子１９及び基準電位点２２との間に抵
抗１２が接続されており、また、トランジスタ８
のコレクタは、基準電位点に接続され、且つ、前
記トランジスタ８のベースには、端子１８が接続
されている。
するトランジスタ１のエミツタには、基準電位点
２２との間に抵抗９が接続され、トランジスタ１
のベースには、端子１４が接続されている。また
トランジスタ１のコレクタは、トランジスタ１と
導電形式の等しいトランジスタ３、及びトランジ
スタ４の各々のエミツタが接続されている。トラ
ンジスタ１と導電形式の等しいトランジスタ２の
エミツタは抵抗９と抵抗値の等しい抵抗１０を介
して基準電位点２２に接続され、且つ、トランジ
スタ２のベースは、端子１５に接続されている。
また、トランジスタ２のコレクタには、トランジ
スタ２と導電形式の等しいトランジスタ５、及び
トランジスタ６の各々のエミツタが接続されてい
る。トランジスタ３のベースは、トランジスタ６
のベース、及び端子１６が接続され、またトラン
ジスタ４のベースはトランジスタ５のベース、及
び端子１７が接続されている。トランジスタ４、
及びトランジスタ６のコレクタは、各々電源電圧
供給点２１に接続され、またトランジスタ３、及
びトランジスタ５の各々のコレクタには、トラン
ジスタ３、及びトランジスタ５と導電形式の異な
るトランジスタ７のベース、及び電源電圧供給点
２１との間に抵抗１１が接続されており、トラン
ジスタ３、トランジスタ４、トランジスタ５、及
びトランジスタ６は、双差動回路を構成してい
る。トランジスタ７のエミツタには、トランジス
タ７と差動増幅回路を構成するトランジスタ８の
エミツタ及び電源電圧供給点２１との間に定電流
源１３が接続されている。トランジスタ７のコレ
クタには端子１９及び基準電位点２２との間に抵
抗１２が接続されており、また、トランジスタ８
のコレクタは、基準電位点に接続され、且つ、前
記トランジスタ８のベースには、端子１８が接続
されている。
第１図に示す回路は、トランジスタ１による抵
抗１１を負荷抵抗とするエミツタ接地形増幅回路
及び、双差動回路を構成するトランジスタ３、ト
ランジスタ４、トランジスタ５、及びトランジス
タ６の各々のベース電位差が端子１６、及び端子
１７に印加される直流電圧によつて与えられ、エ
ミツタ接地形の増幅回路の利得を変化させる利得
制御回路、及びエミツタ接地形の増幅回路の出力
に直接接続されるシングルエンド形式の差動増幅
回路で構成され、端子１４を信号入力とし、端子
１９を出力とする可変利得増幅器を示している。
ここで、端子１５、及び端子１８は、各々バイア
ス電圧供給のための端子である。端子１６の電位
が端子１７の電位よりも高く、トランジスタ３及
びトランジスタ６が導通状態であり、トランジス
タ４及びトランジスタ５が非導通状態であるとす
る。この時、トランジスタＡ１によるエミツタ接
地形増幅回路の利得をG1とすると、G1は(1)式で
与えられる。
抗１１を負荷抵抗とするエミツタ接地形増幅回路
及び、双差動回路を構成するトランジスタ３、ト
ランジスタ４、トランジスタ５、及びトランジス
タ６の各々のベース電位差が端子１６、及び端子
１７に印加される直流電圧によつて与えられ、エ
ミツタ接地形の増幅回路の利得を変化させる利得
制御回路、及びエミツタ接地形の増幅回路の出力
に直接接続されるシングルエンド形式の差動増幅
回路で構成され、端子１４を信号入力とし、端子
１９を出力とする可変利得増幅器を示している。
ここで、端子１５、及び端子１８は、各々バイア
ス電圧供給のための端子である。端子１６の電位
が端子１７の電位よりも高く、トランジスタ３及
びトランジスタ６が導通状態であり、トランジス
タ４及びトランジスタ５が非導通状態であるとす
る。この時、トランジスタＡ１によるエミツタ接
地形増幅回路の利得をG1とすると、G1は(1)式で
与えられる。
G1＝（１／gn1＋R9）-1×R11 ……(1)
但し、gn1：伝達コンダクタンス、
R9：抵抗９の抵抗値
R11：抵抗１１の抵抗値
ここで伝達コンダクタンスgn1は(2)式で表わさ
れる。
れる。
gn1＝ｑ×I9／kT×hFE1／１＋hFE1 ……(2)
但し、I9：抵抗９に流れる電流値、hFE1：トラ
ンジスタ１のhFE ｑ：電子の電荷，ｋ：ボルツマン定数 Ｔ：絶対温度 また、トランジスタ７、及びトランジスタ８で
構成される差動増幅回路の利得をG2とすると、
G2は(3)式で表わされる。
ンジスタ１のhFE ｑ：電子の電荷，ｋ：ボルツマン定数 Ｔ：絶対温度 また、トランジスタ７、及びトランジスタ８で
構成される差動増幅回路の利得をG2とすると、
G2は(3)式で表わされる。
G2＝gn2×R12
＝ｑ×I13／4kT×hFE7／１＋hFE7×R12 ……(3)
但し、gn2：伝達コンダクタンス，R12：抵抗１
２の抵抗値 I13：定電流源１３の電流値， hFE7：トランジスタ７，及びトランジス
タ８のhFE 従つて、(1)式、及び(3)式より第１図に示す増幅
器の総合利得をＧとすると、 Ｇ＝G1＋G2 ……(4)となる。
２の抵抗値 I13：定電流源１３の電流値， hFE7：トランジスタ７，及びトランジス
タ８のhFE 従つて、(1)式、及び(3)式より第１図に示す増幅
器の総合利得をＧとすると、 Ｇ＝G1＋G2 ……(4)となる。
ここで、前記端子１６の電位を変化させ、端子
１７の電位と等しくさせると、トランジスタ３、
トランジスタ４、トランジスタ５、及びトランジ
スタ６は全て導通状態となるため、抵抗９に流れ
る電流成分I9の1/2が抵抗１１に流れるため、増
幅器の利得は6dB小さくなる。更には、端子１６
の電位を端子１７の電位よりも低く、トランジス
タ３、及びトランジスタ６が非導通状態となり、
トランジスタ４、及びトランジスタ５が導通状態
となつた時抵抗９に流れる電流成分I9がトランジ
スタ３のコレクタ回路に伝わらないため、双差動
回路による利得制御回路の利得減衰率は無限大と
なる。このように、端子１６及び端子１７に印加
される電圧によつて、利得を変化させる事ができ
る。
１７の電位と等しくさせると、トランジスタ３、
トランジスタ４、トランジスタ５、及びトランジ
スタ６は全て導通状態となるため、抵抗９に流れ
る電流成分I9の1/2が抵抗１１に流れるため、増
幅器の利得は6dB小さくなる。更には、端子１６
の電位を端子１７の電位よりも低く、トランジス
タ３、及びトランジスタ６が非導通状態となり、
トランジスタ４、及びトランジスタ５が導通状態
となつた時抵抗９に流れる電流成分I9がトランジ
スタ３のコレクタ回路に伝わらないため、双差動
回路による利得制御回路の利得減衰率は無限大と
なる。このように、端子１６及び端子１７に印加
される電圧によつて、利得を変化させる事ができ
る。
第１図に示した従来の可変利得増幅器では、ト
ランジスタ２のベース、すなわち端子１５及びト
ランジスタ８のベース、すなわち端子１８に対し
て、バイアス電圧を供給しなければならず、バイ
アス電圧を得るための回路が必要であつた。更に
第１図に示すような直結増幅器では、トランジス
タのオフセツトを抑えるためにバイアス電圧は高
精度のものが要求され、該直結増幅器を実現する
事が困難であつた。
ランジスタ２のベース、すなわち端子１５及びト
ランジスタ８のベース、すなわち端子１８に対し
て、バイアス電圧を供給しなければならず、バイ
アス電圧を得るための回路が必要であつた。更に
第１図に示すような直結増幅器では、トランジス
タのオフセツトを抑えるためにバイアス電圧は高
精度のものが要求され、該直結増幅器を実現する
事が困難であつた。
本発明の目的は、バイアス電圧を必要とせず、
且つ簡単な構成で実現できる直結化の可能な可変
利得増幅器を提供する事にある。
且つ簡単な構成で実現できる直結化の可能な可変
利得増幅器を提供する事にある。
本発明によれば、第１，第２のトランジスタで
構成される差動増幅器と、第３〜第６の双差動ト
ランジスタで構成される前記差動増幅器の出力を
電流源とする利得制御回路を具備するダブルエン
ド差動形式の第１の増幅器と、該第１の増幅器の
出力を増幅する差動形式の第２の増幅器よりなる
可変利得増幅器において、前記第１トランジスタ
のベースを入力端子、前記第２の増幅器の出力を
出力端子、前記第３と第６のトランジスタのベー
ス結線部、及び前記第４と第５のトランジスタの
ベース結線部の少なくとも一方を制御端子とし、
前記第２の増幅器の入力端子が前記第３と第５の
トランジスタのコレクタ結線部、及び前記第４と
第６のコレクタ結線部に接続されている事を特徴
とする可変利得増幅器を得る。
構成される差動増幅器と、第３〜第６の双差動ト
ランジスタで構成される前記差動増幅器の出力を
電流源とする利得制御回路を具備するダブルエン
ド差動形式の第１の増幅器と、該第１の増幅器の
出力を増幅する差動形式の第２の増幅器よりなる
可変利得増幅器において、前記第１トランジスタ
のベースを入力端子、前記第２の増幅器の出力を
出力端子、前記第３と第６のトランジスタのベー
ス結線部、及び前記第４と第５のトランジスタの
ベース結線部の少なくとも一方を制御端子とし、
前記第２の増幅器の入力端子が前記第３と第５の
トランジスタのコレクタ結線部、及び前記第４と
第６のコレクタ結線部に接続されている事を特徴
とする可変利得増幅器を得る。
次に、図面を参照して、本発明をより詳細に説
明する。
明する。
第２図に、本発明の一実施例を示す。第２図で
は第１図と同じものには同じ参照番号が付してあ
る。
は第１図と同じものには同じ参照番号が付してあ
る。
次に、第２図において、第１図の従来回路例と
の相違点について説明すると、導電形式の等しい
トランジスタ２３、及びトランジスタ２４は、ト
ランジスタ３，トランジスタ４，トランジスタ５
及びトランジスタ６によつて構成される双差動回
路を介して電源電圧供給点２１との間に接続され
る抵抗１１、及び抵抗２５を負荷とするダブルエ
ンド形式の差動増幅回路を構成する。トランジス
タ２３のエミツタには、トランジスタ２４のエミ
ツタ、及び基準電位点２２との間に定電流源２６
が接続されている。トランジスタ４、及びトラン
ジスタ６の各々のコレクタには、トランジスタ８
のベース、及び電源電圧供給点２１との間に、前
記抵抗１１と低抗値の等しい抵抗２５が接続され
ている。
の相違点について説明すると、導電形式の等しい
トランジスタ２３、及びトランジスタ２４は、ト
ランジスタ３，トランジスタ４，トランジスタ５
及びトランジスタ６によつて構成される双差動回
路を介して電源電圧供給点２１との間に接続され
る抵抗１１、及び抵抗２５を負荷とするダブルエ
ンド形式の差動増幅回路を構成する。トランジス
タ２３のエミツタには、トランジスタ２４のエミ
ツタ、及び基準電位点２２との間に定電流源２６
が接続されている。トランジスタ４、及びトラン
ジスタ６の各々のコレクタには、トランジスタ８
のベース、及び電源電圧供給点２１との間に、前
記抵抗１１と低抗値の等しい抵抗２５が接続され
ている。
かかる本発明の一実施例によれば、トランジス
タ２３及びトランジスタ２４及び抵抗１１及び抵
抗２５によるダブルエンド形式の差動増幅回路及
び双差動回路を構成するトランジスタ３、トラン
ジスタ４、トランジスタ５及びトランジスタ６の
各々のベース電位差を端子１６及び端子１７に印
加する電圧により、制御することによつて成る利
得制御回路、及びダブルエンド形式の差動増幅回
路の出力に直接接続されるシングルエンド形式の
差動増幅回路で構成され、端子１４及び端子２０
を信号入力とし、端子１９を出力とする、可変利
得増幅器を構成している。
タ２３及びトランジスタ２４及び抵抗１１及び抵
抗２５によるダブルエンド形式の差動増幅回路及
び双差動回路を構成するトランジスタ３、トラン
ジスタ４、トランジスタ５及びトランジスタ６の
各々のベース電位差を端子１６及び端子１７に印
加する電圧により、制御することによつて成る利
得制御回路、及びダブルエンド形式の差動増幅回
路の出力に直接接続されるシングルエンド形式の
差動増幅回路で構成され、端子１４及び端子２０
を信号入力とし、端子１９を出力とする、可変利
得増幅器を構成している。
トランジスタ２３、及びトランジスタ２４によ
る差動増幅回路をG3とすると、GG3は(5)式で表
わされる。
る差動増幅回路をG3とすると、GG3は(5)式で表
わされる。
G3＝gn3×R11
＝ｑ×I26／2kT×hFE23／１＋hFE23×R11……(5)
但し、gn3：伝達コンダクタンス，R11：抵抗
R11及び抵抗R25の抵抗値 I26：定電流源２６の電流値，hFE23：ト
ランジスタ２３，及びトランジスタ２４
のhFE また、トランジスタ７、及びトランジスタ８で
構成される差動増幅回路の利得G2は前掲(3)式で
表わされる。従つて、(5)式、(3)式より、第２図に
示す増幅器の総合利得をGTとすると、GTは(6)式
で表わされる。
R11及び抵抗R25の抵抗値 I26：定電流源２６の電流値，hFE23：ト
ランジスタ２３，及びトランジスタ２４
のhFE また、トランジスタ７、及びトランジスタ８で
構成される差動増幅回路の利得G2は前掲(3)式で
表わされる。従つて、(5)式、(3)式より、第２図に
示す増幅器の総合利得をGTとすると、GTは(6)式
で表わされる。
GT＝G3＋G2 ……(6)
ここで、差動増幅回路を構成するトランジスタ
２３及びトランジスタ２４の各々のコレクタに接
続された双差動回路を構成するトランジスタ３、
トランジスタ４、トランジスタ５及びトランジス
タ６の各々のコレクタ電流をそれぞれIC3，ICC4，
IC5，IC6とし、且つ端子１６及び端子１７の電位
を、それぞれV16，V17とすると、双差動回路の
各トランジスタのコレクタ電流は、(7)式〜(10)式で
表わされる。
２３及びトランジスタ２４の各々のコレクタに接
続された双差動回路を構成するトランジスタ３、
トランジスタ４、トランジスタ５及びトランジス
タ６の各々のコレクタ電流をそれぞれIC3，ICC4，
IC5，IC6とし、且つ端子１６及び端子１７の電位
を、それぞれV16，V17とすると、双差動回路の
各トランジスタのコレクタ電流は、(7)式〜(10)式で
表わされる。
IC3I23／１＋exp＋（V17−V16）・ｑ／kT ……(7)
IC4I23／１＋exp−（V17−V16）・ｑ／kT ……(8)
IC5I25−I23／１＋exp−（V17−V16）・ｑ／kT……
(9) IC6I26−I23／１＋exp＋（V17−V16）・ｑ／kT……
(10) 但し、I23C：トランジスタ２３のコレクタ電流 また、差動増幅回路を構成するトランジスタ２
３及び２４の負荷となる抵抗１１、及び抵抗２５
に流れる電流をそれぞれI11，I25とすると、前記
(7)〜(10)式より該電流は、(11)式、(12)式で表わされ
る。
(9) IC6I26−I23／１＋exp＋（V17−V16）・ｑ／kT……
(10) 但し、I23C：トランジスタ２３のコレクタ電流 また、差動増幅回路を構成するトランジスタ２
３及び２４の負荷となる抵抗１１、及び抵抗２５
に流れる電流をそれぞれI11，I25とすると、前記
(7)〜(10)式より該電流は、(11)式、(12)式で表わされ
る。
I11IC3＋IC5 ……(11)
I25IC4＋IC6 ……(12)
これより、前記双差動回路による利得減衰度を
Ａとすると、（13）式、（14）式が成り立つ。
Ａとすると、（13）式、（14）式が成り立つ。
GT1＝GT×Ａ＝（G3＋G2）×Ａ ……(13)
Ａ＝I11−I25／J26 ……(14)
（13）式において、GT1は、前記双差動回路に
よる利得制御回路を考慮した場合の総合利得を示
す。すなわち、トランジスタ３及びトランジスタ
６が導通状態、トランジスタ４及びトランジスタ
５が非導通状態の時、トランジスタ４及びトラン
ジスタ５のコレクタ電流IC4，IC5は共に流れない
ので、前記（13）式より、この時の総合利得G′T1
は（15）式で表わされる。
よる利得制御回路を考慮した場合の総合利得を示
す。すなわち、トランジスタ３及びトランジスタ
６が導通状態、トランジスタ４及びトランジスタ
５が非導通状態の時、トランジスタ４及びトラン
ジスタ５のコレクタ電流IC4，IC5は共に流れない
ので、前記（13）式より、この時の総合利得G′T1
は（15）式で表わされる。
G′T1＝GT×Ａ＝（G3＋G2）×IC3−IC6／I26……(15)
また、端子１６、及び端子１７の電位V16，
V17が等しい場合、(7)式〜(12)式より、（16）式が
成り立つ I11＝I25 ……(16) よつて、この時の総合利得G″T1は、（17）式で表
わされる。
V17が等しい場合、(7)式〜(12)式より、（16）式が
成り立つ I11＝I25 ……(16) よつて、この時の総合利得G″T1は、（17）式で表
わされる。
G″T1＝GT×Ａ＝（G3＋G2）×Ｏ／I26……(17)
従つて、この時、前記双差動回路による利得制
御回路の利得減衰量は無限大となる。
御回路の利得減衰量は無限大となる。
第２図の実施例では、端子１６と１７の電位が
等しくなつたとき、利得減衰率を無限大にできる
ところに大きな特徴がある。
等しくなつたとき、利得減衰率を無限大にできる
ところに大きな特徴がある。
また、本発明によれば、従来必要とされたバイ
アス回路は必要なくなる。またダブルエンド形式
の差動増幅回路構成のため従来にくらべて高利得
で且つオフセツト上有利であり、従つて、直結増
幅器を簡単に実現する事が可能である。更には本
発明を半導体集積回路で構成すれば、素子整合
上、オフセツトに対してより効果的であるばかり
でなく、安価に直接可能な可変利得増幅器を実現
出来る事は明白である。
アス回路は必要なくなる。またダブルエンド形式
の差動増幅回路構成のため従来にくらべて高利得
で且つオフセツト上有利であり、従つて、直結増
幅器を簡単に実現する事が可能である。更には本
発明を半導体集積回路で構成すれば、素子整合
上、オフセツトに対してより効果的であるばかり
でなく、安価に直接可能な可変利得増幅器を実現
出来る事は明白である。
第１図は従来例を示す回路図であり、第２図は
本発明の一実施例を示す回路図である。 １〜８，２３〜２４……トランジスタ、９〜１
２，２５……抵抗、１３，２６……定電流源、１
４〜２０……端子、２１……電源電圧供給点、２
２……基準電位点。
本発明の一実施例を示す回路図である。 １〜８，２３〜２４……トランジスタ、９〜１
２，２５……抵抗、１３，２６……定電流源、１
４〜２０……端子、２１……電源電圧供給点、２
２……基準電位点。
Claims (1)
- １ 第１，第２のトランジスタで構成される差動
増幅器と、第３〜第６の双差動トランジスタで構
成される前記差動増幅器の出力を電流源とする利
得制御回路を具備するダブルエンド差動形式の第
１の増幅器と、該第１の増幅器の出力を増幅する
差動形式の第２の増幅器よりなる可変利得増幅器
において、前記第１トランジスタのベースを入力
端子、前記第２の増幅器の出力を出力端子、前記
第３と第６のトランジスタのベース結線部、及び
前記第４と第５のトランジスタのベース結線部の
少なくとも一方を制御端子とし、前記第２の増幅
器の入力端子が前記第３と第５のトランジスタの
コレクタ結線部、及び前記第４と第６のコレクタ
結線部に接続されている事を特徴とする可変利得
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21024981A JPS58114614A (ja) | 1981-12-28 | 1981-12-28 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21024981A JPS58114614A (ja) | 1981-12-28 | 1981-12-28 | 可変利得増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114614A JPS58114614A (ja) | 1983-07-08 |
| JPH0318363B2 true JPH0318363B2 (ja) | 1991-03-12 |
Family
ID=16586244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21024981A Granted JPS58114614A (ja) | 1981-12-28 | 1981-12-28 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114614A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592970A (en) * | 1978-12-29 | 1980-07-14 | Pioneer Electronic Corp | Multiplier circuit |
| JPS5746802Y2 (ja) * | 1979-08-27 | 1982-10-15 |
-
1981
- 1981-12-28 JP JP21024981A patent/JPS58114614A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114614A (ja) | 1983-07-08 |
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