JPH0318365B2 - - Google Patents
Info
- Publication number
- JPH0318365B2 JPH0318365B2 JP57148035A JP14803582A JPH0318365B2 JP H0318365 B2 JPH0318365 B2 JP H0318365B2 JP 57148035 A JP57148035 A JP 57148035A JP 14803582 A JP14803582 A JP 14803582A JP H0318365 B2 JPH0318365 B2 JP H0318365B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- amplifier circuit
- base
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明は、トランジスタ回路における利得制御
回路に関する。
回路に関する。
従来この種の回路は第１図に示すものが知られ
ている。第１図において、導電形式の等しいトラ
ンジスタ１および２は差動回路を構成し、トラン
ジスタ１のエミツタとトランジスタ２のエミツタ
とは共通に接続され、この接続点と基準電位点３
との間に定電流源４が接続されている。上記トラ
ンジスタ１および２の各々のベースには、それぞ
れ端子６および端子７が接続されている。また、
上記トランジスタ１のコレクタにはトランジスタ
８のベースが接続されるとともに、このトランジ
スタ１のコレクタと電源電圧供給点９との間に抵
抗１０が接続されている。上記トランジスタ２の
コレクタには上記トランジスタ８と差動回路を構
成するトランジスタ１１のベースが接続されると
ともにこのトランジスタ２のコレクタと電源電圧
供給点９との間に上記抵抗１０と抵抗値の等しい
抵抗１２が接続されている。
ている。第１図において、導電形式の等しいトラ
ンジスタ１および２は差動回路を構成し、トラン
ジスタ１のエミツタとトランジスタ２のエミツタ
とは共通に接続され、この接続点と基準電位点３
との間に定電流源４が接続されている。上記トラ
ンジスタ１および２の各々のベースには、それぞ
れ端子６および端子７が接続されている。また、
上記トランジスタ１のコレクタにはトランジスタ
８のベースが接続されるとともに、このトランジ
スタ１のコレクタと電源電圧供給点９との間に抵
抗１０が接続されている。上記トランジスタ２の
コレクタには上記トランジスタ８と差動回路を構
成するトランジスタ１１のベースが接続されると
ともにこのトランジスタ２のコレクタと電源電圧
供給点９との間に上記抵抗１０と抵抗値の等しい
抵抗１２が接続されている。
上記トランジスタ８およびトランジスタ１１の
各々のエミツタにはそれぞれ抵抗１４および１５
が接続され、この抵抗１５の他端は上記抵抗１４
の他端およびトランジスタ１６のコレクタが接続
されている。上記トランジスタ１１のコレクタに
は端子１７が接続されるとともに電源電圧供給点
９との間に抵抗１８が接続されている。また、上
記トランジスタ８のコレクタは電源電圧供給点９
に接続されている。また、上記トランジスタ１６
のベースには端子１９が接続されエミツタは基準
電位点３に接続されている。
各々のエミツタにはそれぞれ抵抗１４および１５
が接続され、この抵抗１５の他端は上記抵抗１４
の他端およびトランジスタ１６のコレクタが接続
されている。上記トランジスタ１１のコレクタに
は端子１７が接続されるとともに電源電圧供給点
９との間に抵抗１８が接続されている。また、上
記トランジスタ８のコレクタは電源電圧供給点９
に接続されている。また、上記トランジスタ１６
のベースには端子１９が接続されエミツタは基準
電位点３に接続されている。
この従来例回路は、端子１９を信号入力端子と
し、端子１７を出力端子とし、抵抗１８を負荷と
するトランジスタ１６によるエミツタ接地形の増
幅回路のコレクタ回路を構成する差動回路形式の
上記トランジスタ１１のベースおよびトランジス
タ８のベースに、端子６および７に印加される直
流電圧を制御入力とするトランジスタ１および２
による差動回路の出力により電位差を与え、上記
抵抗１８に流れる電流を変化させ上記エミツタ接
地形の増幅回路の利得を制御することにより利得
制御回路を構成している。
し、端子１７を出力端子とし、抵抗１８を負荷と
するトランジスタ１６によるエミツタ接地形の増
幅回路のコレクタ回路を構成する差動回路形式の
上記トランジスタ１１のベースおよびトランジス
タ８のベースに、端子６および７に印加される直
流電圧を制御入力とするトランジスタ１および２
による差動回路の出力により電位差を与え、上記
抵抗１８に流れる電流を変化させ上記エミツタ接
地形の増幅回路の利得を制御することにより利得
制御回路を構成している。
ここで、上記端子６の電位すなわちトランジス
タ１のベース電位をV1とし、端子７の電位すな
わちトランジスタ２のベース電位をV2とし、ト
ランジスタ１およびトランジスタ２の各々のコレ
クタ電流をそれぞれIC1、IC2とすると、このコレ
クタ電流はそれぞれ(1)式、(2)式で表わされる。
タ１のベース電位をV1とし、端子７の電位すな
わちトランジスタ２のベース電位をV2とし、ト
ランジスタ１およびトランジスタ２の各々のコレ
クタ電流をそれぞれIC1、IC2とすると、このコレ
クタ電流はそれぞれ(1)式、(2)式で表わされる。
IC1I4／１＋exp＋（V2−V1）・ｑ／kT ……(1)
IC2I4／１＋exp−（V2−V1）・ｑ／kT ……(2)
但し、I4：定電流源４の電流値、ｑ：電子の電
荷、ｋ：ボルツマン定数、 Ｔ：絶対温度 上記(1)式および(2)式で表わされるトランジスタ
１および２の各々のコレクタ電流と抵抗１０およ
び１２との電圧降下により上記エミツタ接地形の
増幅回路を構成するトランジスタ１６のコレクタ
回路を構成する差動形式の前記トランジスタ１１
および８の各々のベース電圧が与えられる。この
トランジスタ１１および８の各々のベース電位を
それぞれV11，V8とすると、このベース電位は(3)
式、(4)式で表わされる。
荷、ｋ：ボルツマン定数、 Ｔ：絶対温度 上記(1)式および(2)式で表わされるトランジスタ
１および２の各々のコレクタ電流と抵抗１０およ
び１２との電圧降下により上記エミツタ接地形の
増幅回路を構成するトランジスタ１６のコレクタ
回路を構成する差動形式の前記トランジスタ１１
および８の各々のベース電圧が与えられる。この
トランジスタ１１および８の各々のベース電位を
それぞれV11，V8とすると、このベース電位は(3)
式、(4)式で表わされる。
V11＝VB−IC2×Ｒ
＝VB−I4／１＋exp−（V2−V1）・ｑ／kT×Ｒ
……(3) V8＝VB−IC1×Ｒ ＝VB−I4／１＋exp＋（V2−V1）・ｑ／kT×Ｒ
……(4) 但し、Ｒ：抵抗１０、抵抗１２の抵抗値 VB：電源電圧供給点９の電圧 (3)式、(4)式よりトランジスタ１１のコレクタ電流
をIC11とすると、このコレクタ電流は、(5)式で表
わされる。
……(3) V8＝VB−IC1×Ｒ ＝VB−I4／１＋exp＋（V2−V1）・ｑ／kT×Ｒ
……(4) 但し、Ｒ：抵抗１０、抵抗１２の抵抗値 VB：電源電圧供給点９の電圧 (3)式、(4)式よりトランジスタ１１のコレクタ電流
をIC11とすると、このコレクタ電流は、(5)式で表
わされる。
IC11I16／１＋exp＋（V8−V11）・ｑ／kT ……(5)
但し、I16：トランジスタ１６のエミツタ電流
値 ここで、前記エミツタ接地形の増幅回路を構成
するトランジスタ１６および抵抗１８による電圧
利得をGVとすると、(5)式よりこの電圧利得は(6)
式で表わされる。
値 ここで、前記エミツタ接地形の増幅回路を構成
するトランジスタ１６および抵抗１８による電圧
利得をGVとすると、(5)式よりこの電圧利得は(6)
式で表わされる。
GVgn×R18
＝ｑ×IC11／kT×hFE／１＋hFE×R18 ……(6)
但し、gn：伝達コンダクタンス
R18：抵抗１８の抵抗値
(6)式、すなわちトランジスタ１６による電圧利
得は前記(1)式〜(5)式より端子６および７の電位に
関する関数として与えられるため、電圧利得GV
は端子６および７に印加される電圧によつて制御
される。
得は前記(1)式〜(5)式より端子６および７の電位に
関する関数として与えられるため、電圧利得GV
は端子６および７に印加される電圧によつて制御
される。
第２図は、第１図に示した利得制御回路におい
て、トランジスタ１および２の各々のエミツタと
定電流源４との間にそれぞれ抵抗値の等しい抵抗
２１および２２を接続したものである。これによ
り、端子６および７に印加される電圧に対するト
ランジスタ１およびトランジスタ２による差動回
路の伝達特性の直線性を良くしたものである。
て、トランジスタ１および２の各々のエミツタと
定電流源４との間にそれぞれ抵抗値の等しい抵抗
２１および２２を接続したものである。これによ
り、端子６および７に印加される電圧に対するト
ランジスタ１およびトランジスタ２による差動回
路の伝達特性の直線性を良くしたものである。
しかし、第１図および第２図に示す従来回路例
では、第３図にその制御入力対出力特性を示すよ
うにトランジスタ１およびトランジスタ２の各々
のコレクタ電流の変化に対するトランジスタ１６
による増幅回路の電圧利得は、トランジスタ１お
よび２の各々のコレクタ電流が等しくなる点の近
傍で直線性が悪化する欠点がある。これは、上記
トランジスタ１および２が共に導通状態である場
合、特に各々のベース電位が等しくなる点の近傍
でオフセツトの影響が生じ、上記トランジスタ１
１のコレクタ電流変化の直線性が悪化するためで
ある。
では、第３図にその制御入力対出力特性を示すよ
うにトランジスタ１およびトランジスタ２の各々
のコレクタ電流の変化に対するトランジスタ１６
による増幅回路の電圧利得は、トランジスタ１お
よび２の各々のコレクタ電流が等しくなる点の近
傍で直線性が悪化する欠点がある。これは、上記
トランジスタ１および２が共に導通状態である場
合、特に各々のベース電位が等しくなる点の近傍
でオフセツトの影響が生じ、上記トランジスタ１
１のコレクタ電流変化の直線性が悪化するためで
ある。
本発明はこの点を改良するもので、制御電圧に
対してその電圧利得変化の直線性が良好な利得制
御回路を提供することを目的とする。
対してその電圧利得変化の直線性が良好な利得制
御回路を提供することを目的とする。
本発明は、共通エミツタ形に接続され差動入力
が各ベースに接続され差動出力が各コレクタから
取出される第１のトランジスタおよび第２のトラ
ンジスタを含む第一の差動増幅回路と、共通エミ
ツタ形に接続され上記第一の差動増幅回路の差動
出力が各ベースに接続された第３のトランジスタ
および第４のトランジスタを含む第二の差動増幅
回路と、ベースに信号入力が接続されコレクタが
上記第二の差動増幅回路のエミツタ回路に接続さ
れた増幅回路とを備え、利得制御信号が上記第一
の差動増幅回路の差動入力に接続され、上記第二
の差動増幅回路のいずれかのトランジスタのコレ
クタ出力を信号出力とする利得制御回路におい
て、 上記第一の差動増幅回路の上記第１のトランジ
スタのコレクタおよびベースにそれぞれそのコレ
クタおよびベースが共通接続された第５のトラン
ジスタと、上記第２のトランジスタのコレクタお
よびベースにそれぞれそのコレクタおよびベース
が共通接続された第６のトランジスタを含み、共
通エミツタ形の第三の差動増幅回路を備え、この
第三の差動増幅回路の第５および第６のトランジ
スタの各エミツタには直列に抵抗が接続されたこ
とを特徴とする。
が各ベースに接続され差動出力が各コレクタから
取出される第１のトランジスタおよび第２のトラ
ンジスタを含む第一の差動増幅回路と、共通エミ
ツタ形に接続され上記第一の差動増幅回路の差動
出力が各ベースに接続された第３のトランジスタ
および第４のトランジスタを含む第二の差動増幅
回路と、ベースに信号入力が接続されコレクタが
上記第二の差動増幅回路のエミツタ回路に接続さ
れた増幅回路とを備え、利得制御信号が上記第一
の差動増幅回路の差動入力に接続され、上記第二
の差動増幅回路のいずれかのトランジスタのコレ
クタ出力を信号出力とする利得制御回路におい
て、 上記第一の差動増幅回路の上記第１のトランジ
スタのコレクタおよびベースにそれぞれそのコレ
クタおよびベースが共通接続された第５のトラン
ジスタと、上記第２のトランジスタのコレクタお
よびベースにそれぞれそのコレクタおよびベース
が共通接続された第６のトランジスタを含み、共
通エミツタ形の第三の差動増幅回路を備え、この
第三の差動増幅回路の第５および第６のトランジ
スタの各エミツタには直列に抵抗が接続されたこ
とを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第４図は本発明一実施例の要部ブロツク構成図で
ある。端子６に導電形式の等しいトランジスタ２
５および２６のベースを接続し、端子７には上記
トランジスタ２５および２６と導電形式の等しい
トランジスタ２７および２８のベースを接続し、
上記トランジスタ２５と２７および上記トランジ
スタ２６と２８とで各々差動回路を構成する。
第４図は本発明一実施例の要部ブロツク構成図で
ある。端子６に導電形式の等しいトランジスタ２
５および２６のベースを接続し、端子７には上記
トランジスタ２５および２６と導電形式の等しい
トランジスタ２７および２８のベースを接続し、
上記トランジスタ２５と２７および上記トランジ
スタ２６と２８とで各々差動回路を構成する。
上記トランジスタ２５および２７のエミツタに
はそれぞれ抵抗値の等しい抵抗２９および抵抗３
０を接続し、上記抵抗２９の他端には上記抵抗３
０の他端を接続するとともに基準電位点３との間
に定電流源３１を接続する。上記トランジスタ２
６のエミツタには上記トランジスタ２８のエミツ
タを接続するとともに基準電位点３との間に定電
流源３２を接続する。上記トランジスタ２５およ
び２６のコレクタにはトランジスタ８のベースを
接続するとともに電源電圧供給点９との間に抵抗
１０を接続する。上記トランジスタ２７および２
８のコレクタには上記トランジスタ８と差動回路
を構成するトランジスタ１１のベースを接続する
とともに電源電圧供給点９との間に抵抗１２を接
続する。
はそれぞれ抵抗値の等しい抵抗２９および抵抗３
０を接続し、上記抵抗２９の他端には上記抵抗３
０の他端を接続するとともに基準電位点３との間
に定電流源３１を接続する。上記トランジスタ２
６のエミツタには上記トランジスタ２８のエミツ
タを接続するとともに基準電位点３との間に定電
流源３２を接続する。上記トランジスタ２５およ
び２６のコレクタにはトランジスタ８のベースを
接続するとともに電源電圧供給点９との間に抵抗
１０を接続する。上記トランジスタ２７および２
８のコレクタには上記トランジスタ８と差動回路
を構成するトランジスタ１１のベースを接続する
とともに電源電圧供給点９との間に抵抗１２を接
続する。
他の点は第１図で示した従来例と同様であり、
同一符号は同一のものをそれぞれ示す。
同一符号は同一のものをそれぞれ示す。
本実施例は、端子６および７を制御入力端子と
し、端子１９を信号入力端子とし、端子１７を出
力端子とする利得制御回路を構成しており、上記
制御入力端子６および７に対して出力回路が共通
である２つの差動回路が並列に接続されているこ
とを特徴とする。
し、端子１９を信号入力端子とし、端子１７を出
力端子とする利得制御回路を構成しており、上記
制御入力端子６および７に対して出力回路が共通
である２つの差動回路が並列に接続されているこ
とを特徴とする。
ここで、端子６および７の各々の電位をそれぞ
れV6、V7とし、且つトランジスタ２５〜２８の
各々のコレクタ電流を、それぞれIC25、IC26，
IC27，IC28とする。このとき、トランジスタ２６
および２８のコレクタ電流IC26、IC28はそれぞれ
(7)式、(8)式で表わされる。
れV6、V7とし、且つトランジスタ２５〜２８の
各々のコレクタ電流を、それぞれIC25、IC26，
IC27，IC28とする。このとき、トランジスタ２６
および２８のコレクタ電流IC26、IC28はそれぞれ
(7)式、(8)式で表わされる。
IC26I32／１＋exp＋（V7−V6）・ｑ／kT ……(7)
IC28I32／１＋exp−（V7−V6）・ｑ／kT ……(8)
但し、I32：定電流源３２の電流値
また、トランジスタ２５および２７のコレクタ
電流IC25およびIC27、端子６および端子７の各々
の電位V6、V7および定電流源３１の電流値I31に
関し(9)、(10)式が成り立つ。
電流IC25およびIC27、端子６および端子７の各々
の電位V6、V7および定電流源３１の電流値I31に
関し(9)、(10)式が成り立つ。
V7−V6＝（VBE27−VBE25）＋（IC27×R29−IC25×
R29） ……(9) IC25＋IC27＝I31 ……(10) 但し、VBE25：トランジスタ２５のベース〜
エミツタ間電圧、R29：抵抗２９，３０の抵
抗値、VBE27：トランジスタ２７のベース〜
エミツタ間電圧 (9)式において、トランジスタ２５および２７の
各々のベースエミツタ間電圧VBE25、VBE27はそれ
ぞれ(11)式および(12)式で表わされる。
R29） ……(9) IC25＋IC27＝I31 ……(10) 但し、VBE25：トランジスタ２５のベース〜
エミツタ間電圧、R29：抵抗２９，３０の抵
抗値、VBE27：トランジスタ２７のベース〜
エミツタ間電圧 (9)式において、トランジスタ２５および２７の
各々のベースエミツタ間電圧VBE25、VBE27はそれ
ぞれ(11)式および(12)式で表わされる。
VBE25kT／ｑlnIC25／IS ……(11)
VBE27kT／ｑlnIC27／IS ……(12)
但しIS：トランジスタ２５，２７の飽和電流(10)
式〜(12)式を上記(9)式に代入しトランジスタ２５お
よび２７のコレクタ電流について解くと、(13)式
および(14)式で表わされる。
式〜(12)式を上記(9)式に代入しトランジスタ２５お
よび２７のコレクタ電流について解くと、(13)式
および(14)式で表わされる。
IC25I31／１＋exp＋（V7−V6）・ｑ／kT−exp2
IC27−I31）・ｑ／kT……(13) IC27I31／１＋exp＋（V7−V6）・ｑ／kT−exp2
IC27−I31）・ｑ／kT……(14) ここで、定電流源３２の電流値I32と、定電流
源３１の電流値I31との間に(15)式が成り立つもの
とする。
IC27−I31）・ｑ／kT……(13) IC27I31／１＋exp＋（V7−V6）・ｑ／kT−exp2
IC27−I31）・ｑ／kT……(14) ここで、定電流源３２の電流値I32と、定電流
源３１の電流値I31との間に(15)式が成り立つもの
とする。
I31−I32＞０ ……(15)
また、抵抗１０および抵抗１２に流れる電流を
それぞれ10、I12とするとこの電流I10，I12は(16)
式、(17)式で表わされる。
それぞれ10、I12とするとこの電流I10，I12は(16)
式、(17)式で表わされる。
I10IC25＋IC26 ……(16)
I12IC27＋IC28 ……(17)
ここで、前記(7)〜(8)式、(13)〜(14)式および(16)
〜(17)式より、端子６および７に印加される電圧
V6、V7の差電圧に対するトランジスタ２５、ト
ランジスタ２７の各々のコレクタ電流差IC25−
IC27、トランジスタ２６、トランジスタ２８の
各々のコレクタ電流差IC26−IC28および抵抗１０、
抵抗１２の各々に流れる電流の差I10−I12の変化
を第５図にそれぞれ実線および破線で示す。
〜(17)式より、端子６および７に印加される電圧
V6、V7の差電圧に対するトランジスタ２５、ト
ランジスタ２７の各々のコレクタ電流差IC25−
IC27、トランジスタ２６、トランジスタ２８の
各々のコレクタ電流差IC26−IC28および抵抗１０、
抵抗１２の各々に流れる電流の差I10−I12の変化
を第５図にそれぞれ実線および破線で示す。
第５図に示すように、抵抗１０、抵抗１２に流
れる電流I10、I12の電流差I10−I12はトランジスタ
２５とトランジスタ２７およびトランジスタ２６
とトランジスタ２８による２つの差動回路が端子
６および７に対して並列に接続されているため、
端子６および端子７の電位が等しくなる点の近傍
において補償される。
れる電流I10、I12の電流差I10−I12はトランジスタ
２５とトランジスタ２７およびトランジスタ２６
とトランジスタ２８による２つの差動回路が端子
６および７に対して並列に接続されているため、
端子６および端子７の電位が等しくなる点の近傍
において補償される。
一方、トランジスタ１１および８の各々のベー
ス電位をそれぞれV11′、V8′とすると、V11′、
V8′は、(18)式、(19)式で表わされる。
ス電位をそれぞれV11′、V8′とすると、V11′、
V8′は、(18)式、(19)式で表わされる。
V11′＝VB−I12×Ｒ ……(18)
V8′＝VB−I10×Ｒ ……(19)
(18)式、(19)式より、トランジスタ１１および
８のベース電圧の差電圧は(20)式で表わされる。
８のベース電圧の差電圧は(20)式で表わされる。
V11′−V8′＝（VB−I12×Ｒ）
−（VB−I10×Ｒ）＝（I10−I12）×Ｒ ……(20)
これより、トランジスタ１１、トランジスタ８
の各々のベース電位差の変化は抵抗１０、抵抗１
２を流れる電流I10、I12の差電流と同様に補償さ
れた変化となる。
の各々のベース電位差の変化は抵抗１０、抵抗１
２を流れる電流I10、I12の差電流と同様に補償さ
れた変化となる。
したがつて、電圧利得は第５図にG′Vで示すよ
うにトランジスタ１１、トランジスタ８の各々の
ベース電位差の補償によつて従来回路例におい
て、制御入力である端子６および７の電位が等し
くなる点の近傍において問題であつた電圧利得変
化の直線性悪化は補償されその直線性が改善され
る。
うにトランジスタ１１、トランジスタ８の各々の
ベース電位差の補償によつて従来回路例におい
て、制御入力である端子６および７の電位が等し
くなる点の近傍において問題であつた電圧利得変
化の直線性悪化は補償されその直線性が改善され
る。
以上説明したように本発明によれば、制御入力
に対する追従性の優れた利得制御回路を簡単に実
現することができる。特に、AM，FM受信機等
の利得制御回路に優れた効果を発揮する。
に対する追従性の優れた利得制御回路を簡単に実
現することができる。特に、AM，FM受信機等
の利得制御回路に優れた効果を発揮する。
また、本発明を半導体集積回路に応用すれば、
各素子間の整合がとり易く、制御入力に対しより
追従性の良い利得制御回路を安価に実現できる。
各素子間の整合がとり易く、制御入力に対しより
追従性の良い利得制御回路を安価に実現できる。
第１図および第２図は従来例の要部回路構成
図。第３図は従来例の制御入力対出力特性を示す
図。第４図は本発明一実施例の要部回路構成図。
第５図は上記実施例の制御入力対出力特性図。 １，２，８，１１，１６，２５〜２８…トラン
ジスタ、３…基準電位点、４，３１，３２…定電
流源、９…電源電圧供給点。
図。第３図は従来例の制御入力対出力特性を示す
図。第４図は本発明一実施例の要部回路構成図。
第５図は上記実施例の制御入力対出力特性図。 １，２，８，１１，１６，２５〜２８…トラン
ジスタ、３…基準電位点、４，３１，３２…定電
流源、９…電源電圧供給点。
Claims (1)
- 【特許請求の範囲】 １ 共通エミツタ形に接続され差動入力が各ベー
スに接続され差動出力が各コレクタから取出され
る第１のトランジスタ２６および第２のトランジ
スタ２８を含む第一の差動増幅回路と、 共通エミツタ形に接続され上記第一の差動増幅
回路の差動出力が各ベースに接続された第３のト
ランジスタ１１および第４のトランジスタ８を含
む第二の差動増幅回路と、 ベースに信号入力が接続されコレクタが上記第
二の差動増幅回路のエミツタ回路に接続された増
幅回路９と を備え、 利得制御信号が上記第一の差動増幅回路の差動
入力に接続され、上記第二の差動増幅回路のいず
れかのトランジスタのコレクタ出力を信号出力と
する利得制御回路において、 上記第一の差動増幅回路の上記第１のトランジ
スタ２６のコレクタおよびベースにそれぞれその
コレクタおよびベースが共通接続された第５のト
ランジスタ２５と、上記第２のトランジスタ２８
のコレクタおよびベースにそれぞれそのコレクタ
およびベースが共通接続された第６のトランジス
タ２７を含み、共通エミツタ形の第三の差動増幅
回路を備え、 この第三の差動増幅回路の第５および第６のト
ランジスタの各エミツタには直列に抵抗が接続さ
れた ことを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14803582A JPS5937717A (ja) | 1982-08-25 | 1982-08-25 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14803582A JPS5937717A (ja) | 1982-08-25 | 1982-08-25 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5937717A JPS5937717A (ja) | 1984-03-01 |
| JPH0318365B2 true JPH0318365B2 (ja) | 1991-03-12 |
Family
ID=15443655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14803582A Granted JPS5937717A (ja) | 1982-08-25 | 1982-08-25 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937717A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114515A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | 振幅制限回路 |
-
1982
- 1982-08-25 JP JP14803582A patent/JPS5937717A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5937717A (ja) | 1984-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0618015B2 (ja) | 電 流 安 定 化 回 路 | |
| JPH0121642B2 (ja) | ||
| JP3118393B2 (ja) | 差動増幅回路 | |
| JPH0671186B2 (ja) | 対数増幅回路 | |
| JPH04369107A (ja) | 差動増幅器 | |
| USRE30572E (en) | Low distortion signal amplifier arrangement | |
| JPH0318365B2 (ja) | ||
| JPH0346581Y2 (ja) | ||
| JP2504075B2 (ja) | トランジスタ増幅器 | |
| JPH0462608B2 (ja) | ||
| JPH0513051Y2 (ja) | ||
| JP3107590B2 (ja) | 電流極性変換回路 | |
| JP3140107B2 (ja) | 差動増幅器 | |
| JP3627368B2 (ja) | アンプ | |
| JPH0363847B2 (ja) | ||
| JPH0113453Y2 (ja) | ||
| JPH0478044B2 (ja) | ||
| JPS641785Y2 (ja) | ||
| JP3367875B2 (ja) | 対数変換回路及びこれを用いたトランスコンダクター | |
| JPH077894B2 (ja) | 電圧制御増幅器 | |
| JPS6238333Y2 (ja) | ||
| JPS6221059Y2 (ja) | ||
| JPH0326670Y2 (ja) | ||
| JPH0318363B2 (ja) | ||
| JPS593606Y2 (ja) | 相補差動増幅回路 |